开发工具:
文件大小: 34kb
下载次数: 0
上传时间: 2020-12-09
详细说明:我们再用verilog进行电路描述的时候,通常会用到一些经典的电路,比如加法器、计数器、移位器等等,不过也有很多人在设计的时候,往往不是采用很成熟的经典电路,而只是根据逻辑关系,自己写一段代码出来,经过综合后,发现这些电路多半不是最简单的电路,却又没有办法将他们进行更会深入的化简。实际上,我们通常用的很多电路,前人都已经有了很深入的研究,很多电路用最简单的电路完成最简单的功能。所以我觉得我们有必要对于经典电路的设计作一番学习。 我刚刚看到了一个很经典的电路,是关于计数器的设计的,这个计数器的功能很简单,那就是时钟的上沿(负沿)到来时,计数器加1,加满以后置零。功能简单,则不必要的电路也省
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度。
- 本站已设置防盗链,请勿用迅雷、QQ旋风等多线程下载软件下载资源,下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
- 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.