文件名称:
基于异步FIFO实现不同时钟域间数据传递的设计
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文件大小: 82kb
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上传时间: 2020-12-09
详细说明：摘 要：数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。 关键词：异步FIFO；时钟域；Verilog引言当今集成电路设计的主导思想之一就是设计同步化，即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但在实际的应用系统中，实现完全同步化的设计非常困难，很多情况下不可避免地要完成数据在不同时钟域间的传递(如高速模块和低速模块之间的数据交换)。这时，如何保持系统的稳定，顺利完成数据的传输就成为一个重要的问题，这也是异步电路设计中最为棘手的问
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