文件名称:
EDA/PLD中的VHDL设计中电路简化问题的探讨
开发工具:
文件大小: 80kb
下载次数: 0
上传时间: 2020-12-09
详细说明：近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的ＶＨＤＬ设计方法正越来越广泛地被采用。但是ＶＨＤＬ设计是行为级的设计所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据ＶＨＤＬ的语法规则对系统目标的逻辑行为进行描述然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，由于每个工程师对语言规则、对电路行为的理解程度不同，每个人的编程风格不同，往往同样的系统功能，描述的方式是不一样的，综合出来的电路结构更是大相径庭。因此，即使最后综合
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