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从FPGA实现的角度对大约束度Viterbi译码器中路径存储单元的设计
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上传时间: 2020-12-05
详细说明：1 引言 Viterbi译码算法是一种最大似然译码算法，目前广泛应用于各种数据传输系统，特别是卫星通信和移动通信系统中。近年来随着FPGA技术的迅速发展，使得基于FPGA实现Viterbi译码的算法成为研究的热点。
由于Viterbi译码器的复杂性随约束长度k成指数增加，大约束度不但使Viterbi译码器硬件复杂度大为增加，同时也限制了译码速度。而其中以加比选(Add Compareselect，ACS)运算为最主要的瓶颈，的递归运算使流水线结构的应用变得困难。本文以(2，1，9)卷积码为例，用FPGA实现大约束度Viterbi译码器，其中ACS设计采用串并结合的方法来兼顾面积和速度
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