文件名称:
EDA/PLD中的基于CPLD的片内振荡器设计
开发工具:
文件大小: 86kb
下载次数: 0
上传时间: 2020-12-13
详细说明：在绝大部分数字系统设计中，时钟是不可或缺的部分，通常采用外接有源或者无源振荡器来提供时钟信号。外接时钟的优点是性能稳定，设计简便；缺点是会增加电路板面积，而且高频设计时对电路板布线和加工的要求比较严格，可能增加系统成本和设计难度。基于可编程逻辑器件FPGA／CPLD的设计提供了另外一种选择，即采用片内的可编程资源实现振荡器功能。这种设计可以将振荡部分同时集成到FPGA／CPLD中，减少了外部资源的使用。
环形振荡器是最简单的振荡器设计方法，在分立器件和专用集成电路(ASIC)设计中一直受到关注[1,2,3]。但是在这类设计中，振荡频率随电压变化的特性使其应用受到限制，所以要在工艺或电路设计
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