文件名称:
单精度浮点数加法器FPGA实现——（异号相加）
开发工具:
文件大小: 40kb
下载次数: 0
上传时间: 2021-01-07
详细说明：在上一篇博客单精度浮点数加法器FPGA实现——（同号相加）中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现，本次笔者将继续介绍异号相加的逻辑，下面给出verilog代码：
module FP_ADD_diff_oper //不同符号的浮点数据相加
(
input wire MAIN_CLK,
input wire [31:0] a,
input wire [31:0] b,
output wire [31:0] ab
);
reg [7:0] pow_a;
reg [7:0] pow_b;
reg [22:0] val_a;
reg [22:0] va
(系统自动生成,下载前可以参看下载内容)
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