文件名称:
simple-FPGA-modules:一些用于SystemVerilog原型制作的有用模块-源码
开发工具:
文件大小: 8kb
下载次数: 0
上传时间: 2021-03-18
详细说明：你好！
这些是我用于构建原型的原始模块。我不认为这些模块针对任何特定用途进行了优化。我为个人使用的设备编写了一个小型测试台，并在Vivado:registered:Design Suite中检查了结果。
内容
所有模块均在其各自的文件/文件夹中进行了描述。如果模块的源代码文件中提供了测试平台，则可能存在适当的sim_src目录，其中包含wave配置以及其他可能有用的内容。
XIYO：包含用于并行数据串行化的PISO模块和用于并行化串行输入的SIPO SIPO模块
执照
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/ * MIT许可证（MIT）
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