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  1. 内存工作原理之内存寻址 内存传输 存取时间 内存延迟

  2. 内存工作原理 1.内存寻址 首先，内存从CPU获得查找某个数据的指令，然后再找出存取资料的位置时（这个动作称为“寻址”），它先定出横坐标（也就是“列地址”）再定出纵坐标（也就是“行地址”），这就好像在地图上画个十字标记一样，非常准确地定出这个地方。对于电脑系统而言，找出这个地方时还必须确定是否位置正确，因此电脑还必须判读该地址的信号，横坐标有横坐标的信号（也就是RAS信号，Row Address Strobe）纵坐标有纵坐标的信号（也就是CAS信号，Column Address Strobe）

  3. 所属分类：嵌入式

    • 发布日期：2009-05-07
    • 文件大小：2048
    • 提供者：ssybb

  1. ALLEGRO约束规则设置步骤

  2. 详细描述ALLEGRO约束规则设置步骤，图文并茂，以DDR为例进行说明，有代表性

  3. 所属分类：电信

  1. ALLEGRO约束规则设置步骤(以DDR为例

  2. ALLEGRO约束规则设置步骤(以DDR为例).rar

  3. 所属分类：嵌入式

    • 发布日期：2011-09-10
    • 文件大小：283648
    • 提供者：sunny_dg_1212

  1. ALLEGRO 约束规则设置步骤（以DDR 为例）

  2. 详细介绍了ALLEGRO 约束规则设置步骤（以DDR 为例），对于初学者很有帮助

  3. 所属分类：嵌入式

    • 发布日期：2012-02-18
    • 文件大小：239616
    • 提供者：houhei84541

  1. ALLEGRO约束规则设置步骤(以DDR为例).pdf

  2. ALLEGRO 约束规则设置步骤 学习专项进阶

  3. 所属分类：专业指导

    • 发布日期：2012-04-26
    • 文件大小：239616
    • 提供者：gordenzhou

  1. ALLEGRO 高级约束规则 _ .pdf

  2. ALLEGRO约束规则_ .pdf 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr 为例，具体说明这些约束设置的具体步骤。 1． 布线要求 DDR 时钟: 线宽 10mil，内部间距 5mil，外部间距 30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以 内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链

  3. 所属分类：硬件开发

    • 发布日期：2013-04-23
    • 文件大小：1048576
    • 提供者：yuanqing17

  1. ALLEGRO 约束规则设置步骤（以DDR 为例）

  2. ALLEGRO 约束规则设置步骤（以DDR 为例）

  3. 所属分类：硬件开发

  1. Hi3518_SDK中文资料

  2. Hi3518 SDK 安装以及升级使用说明 第一章 Hi3518_SDK_Vx.x.x.x版本升级操作说明 如果您是首次安装本SDK，请直接参看第2章。 第二章 首次安装SDK 1、Hi3518 SDK包位置 在"Hi3518_V100R001SPC***/01.software/board"目录下，您可以看到一个 Hi3518_SDK_Vx.x.x.x.tgz 的文件，该文件就是Hi3518的软件开发包。 其中，Hi3518_V100R001SPC01xxx对应的是uclib版本，Hi351

  3. 所属分类：C

    • 发布日期：2013-07-10
    • 文件大小：16777216
    • 提供者：wumusenxppp

  1. HI3518 电路参考

  2. Hi3518 SDK 安装以及升级使用说明 第一章 Hi3518 SDK Vx x x x版本升级操作说明 如果您是首次安装本SDK 请直接参看第2章 第二章 首次安装SDK 1 Hi3518 SDK包位置 在"Hi3518 V100R001SPC 01 software board"目录下 您可以看到一个 Hi3518 SDK Vx x x x tgz 的文件 该文件就是Hi3518的软件开发包 其中 Hi3518 V100R001SPC01xxx对应的是uclib版本

  3. 所属分类：其它

    • 发布日期：2013-11-01
    • 文件大小：16777216
    • 提供者：u012666723

  1. ALLEGRO 约束规则设置步骤（以DDR 为例）

  2. ALLEGRO 约束规则设置步骤（以DDR 为例）

  3. 所属分类：专业指导

    • 发布日期：2014-01-03
    • 文件大小：239616
    • 提供者：u011336207

  1. 华硕主板命名规则

  2. 华硕主板的命名规则 前两个字母以“P4或P5”开头， “P4”表示为CPU的插座为SOCKET478针脚，“P5”则意为CPU的插座为LGA775。 第三字母为主板所采用的芯片组的说明,具体如下—— “A”意为使用的是INTEL925的芯片组。 “G”意为使用的是INTEL915的芯片组。 “P”意为使用的是INTEL8系列的芯片组,例如845PE,848P,865PE,875PE “V”意为使用的是VIA系列的芯片组。 “S”意为使用的是矽统系列的芯片组。 “U”意为使用的是扬智系列的芯片组

  3. 所属分类：讲义

    • 发布日期：2014-11-11
    • 文件大小：2048
    • 提供者：qq_20483415

  1. ALLEGRO 约束规则设置步骤（以DDR 为例）

  3. 所属分类：硬件开发

    • 发布日期：2016-09-20
    • 文件大小：239616
    • 提供者：jupiternaoh

  1. 卡巴斯基导致apache慢的解决方案

  2. 卡巴斯基导致apache慢的解决方案 应该说，在win平台上用apche+mysql开发的朋友应该是比较多，毕竟，我们不能只写程序，还得要用很多win上的软件 如果你是在上面所说的平台开发并且安装了卡巴斯基的话，你把卡巴关掉，再运行您的程序。 可以写个代码执行时间测试，看一下卡巴关和没关，分别用了多长时间。怎么样？差别还是明显吧？ 我用一段代码测试了一下，如果没关卡巴，执行的时间平均在0.147152之间，而关掉后，平均在0.098之间。 即使不用数字说话，有时候在刷新页面时，明显感觉到有点卡

  3. 所属分类：系统安全

    • 发布日期：2008-12-11
    • 文件大小：1024
    • 提供者：wyx726

  1. DDR2Layout指导手册

  2. DDR2Layout指导手册 DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。 如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。 第一步，确定拓补结构（仅在多片DDR芯片时有用） 首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3

  3. 所属分类：硬件开发

    • 发布日期：2018-04-20
    • 文件大小：2097152
    • 提供者：fanpeng314

  1. DDR3走线规则(new).pdf

  2. DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Address、Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Address、Control总线上的状态，所以需要严格控制CLK与Address/Command、

  3. 所属分类：硬件开发

    • 发布日期：2020-04-14
    • 文件大小：209920
    • 提供者：qq_25374005

  1. LK大型可编程控制器编程手册.pdf

  2. LK大型可编程控制器编程手册pdf,LK大型可编程控制器编程手册LK大型可编程控制器(PLC 编程手册 HollysYs 电话:0571-81633793 传真:0571-81633700 技术支持 和利时公司网址http://www.hollysys.com 技术支持邮箱:PLCOHollysys.com 技术支持电话:010-67886832 版本:2009年6月 LK大型可编程控制器(PLC HoLlySyS 编程手册 前言 LK大型可编程控制器(PLC)是和利时公司在总结十五年的控制系

  3. 所属分类：其它

    • 发布日期：2019-10-13
    • 文件大小：7340032
    • 提供者：weixin_38744375

  1. 汽车音响导航系统中DDR高速信号的PCB设计方法

  2. 伴随半导体工业的飞速发展，越来越多的高速度、高功能、高精密的封装器件被应用到现代汽车音响的系统设计中，特别是频率达到200MHz以上的高速DDR在电子导航系统中的运用，更要求PCB设计者在实现设计目标、SI和电磁干扰（EMI）设计规则上，做到严格的时序匹配以满足波形的信号完整性。本文以DDR200为例，介绍高速DDR在车载音响电子导航系统中的PCB设计方法。

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：779264
    • 提供者：weixin_38618094

  1. PCB技术中的汽车音响导航系统中DDR高速信号的PCB设计方法

  2. 摘 要：伴随半导体工业的飞速发展，越来越多的高速度、高功能、高精密的封装器件被应用到现代汽车音响的系统设计中，特别是频率达到200MHz以上的高速DDR在电子导航系统中的运用，更要求PCB设计者在实现设计目标、SI和电磁干扰（EMI）设计规则上，做到严格的时序匹配以满足波形的信号完整性。本文以DDR200为例，介绍高速DDR在车载音响电子导航系统中的PCB设计方法。 　　在20世纪60年代末期，具有单一收音功能的汽车音响开始被应用到了汽车上。随着现代化电子技术的提高， 汽车音响也伴随着单碟CD

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：614400
    • 提供者：weixin_38555350

  1. DDR－SDRAM的信号

  2. DDR SDRAM的信号例如图1所示，在这里，作为4M×16位×4块结构的256M位的DDR SDRAM，我们以ELPIDA公司（NEO与日立的合资公司）的HM5425161B为例进行说明。在同步DRAM的基础上添加的信号标注了※符号，与DRAM控制器的连接如图2所示。首先我们针对这些信号进行说明。 　　图1 DDR－SDRAM的信号 　　图2 DDR－SDRAM的连接 　　1.  CLK（反相时钟） 　　同步DRAM只有一个时钟输入，与上升沿同步进行操作，而DDR－SDRAM同时

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：128000
    • 提供者：weixin_38548231

  1. 汽车音响导航系统中DDR高速信号的PCB设计方法

  2. 摘 要：伴随半导体工业的飞速发展，越来越多的高速度、高功能、高精密的封装器件被应用到现代汽车音响的系统设计中，特别是频率达到200MHz以上的高速DDR在电子导航系统中的运用，更要求PCB设计者在实现设计目标、SI和电磁干扰（EMI）设计规则上，做到严格的时序匹配以满足波形的信号完整性。本文以DDR200为例，介绍高速DDR在车载音响电子导航系统中的PCB设计方法。 　　在20世纪60年代末期，具有单一收音功能的汽车音响开始被应用到了汽车上。随着现代化电子技术的提高， 汽车音响也伴随着单碟CD

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：781312
    • 提供者：weixin_38529397
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