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  1. 利用CPLD进行位同步提取

  2. 使用锁相环同步的方法来实现位同步时钟信号提取，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元q1的相位与位同步提取后输出信号clkout的相位进行比较，当位同步提取输出信号clkout的相位超前时输出一个减脉冲信号dec，滞后时输出一个加脉冲信号inc，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号inc和dec来控制对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成

  3. 所属分类：专业指导

    • 发布日期：2010-08-11
    • 文件大小：250880
    • 提供者：fan66fan

  1. 8位流水线同步时钟加法器

  2. 8位流水线同步时钟加法器，8位流水线同步时钟加法器

  3. 所属分类：硬件开发

    • 发布日期：2011-06-04
    • 文件大小：4096
    • 提供者：hongfanas

  1. 基于FPGA的新型位同步时钟提取方案的设计

  2. 基于FPGA的新型位同步时钟提取方案的设计

  3. 所属分类：硬件开发

    • 发布日期：2011-09-14
    • 文件大小：171008
    • 提供者：adangxun

  1. 基于fpga的ppm位同步verilog代码

  2. 基于fpga的ppm位同步verilog代码 采用锁相环同步 分为4部分，清晰明了，高频时钟为8倍频

  3. 所属分类：其它

    • 发布日期：2011-12-07
    • 文件大小：3072
    • 提供者：assassin51

  1. 基于FPGA的新型位同步时钟提取方案

  2. 此方案相比于传统的数字锁相环来说能够准确、快速的提取高速串行数据的同步时钟，即使输入码元有毛刺，也具有很好的时钟恢复调整功能

  3. 所属分类：硬件开发

    • 发布日期：2012-03-24
    • 文件大小：2097152
    • 提供者：youngeste

  1. 位同步提取资源汇总（包含论文期刊检索的文章以及程序）

  2. 位同步提取资源汇总（包含论文期刊检索的文章以及程序） 对于写同步时钟提取，非常有帮助

  3. 所属分类：硬件开发

    • 发布日期：2014-05-19
    • 文件大小：3145728
    • 提供者：tb_tiger

  1. 一种快速位同步时钟提取方案及实现

  2. 一种快速位同步时钟提取方案及实现

  3. 所属分类：硬件开发

    • 发布日期：2014-06-21
    • 文件大小：187392
    • 提供者：tongss123

  1. gardner位同步算法

  2. gardner位同步的仿真代码，实现了QPSK在存在采样频率误差的情况下恢复星座图

  3. 所属分类：其它

    • 发布日期：2014-11-01
    • 文件大小：3072
    • 提供者：lfzw978

  1. 基于FPGA的新型位同步时钟提取方案的设计

  2. 基于FPGA的新型位同步时钟提取方案的设计详细说明

  3. 所属分类：硬件开发

    • 发布日期：2015-10-29
    • 文件大小：1048576
    • 提供者：chj_2012

  1. 位同步时钟提取电路设计与实现.rar

  2. 本文设计的方案可以从异步串行码流中提取位同步时钟信号，设计思想的基本出发点是在外部码流（code_in）的上升沿和本地时钟(clk)上跳沿相比较

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：726016
    • 提供者：u012429555

  1. 一种快速位同步时钟提取方案及实现

  2. 本文比较了两种常用位同步提取电路的优缺点,在此基础上提出了一种基于CPLD/FPGA、用于数字通信系统的新型快速位同步方案。此方案借助Altera的设计工具设计了位同步提取电路,并利用FPGA予以实现,同时给出了该电路的仿真试验波形图。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：92160
    • 提供者：weixin_38729336

  1. 基于CPLD的位同步时钟提取电路设计

  2. 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：123904
    • 提供者：weixin_38514501

  1. 基于FPGA+DDS的位同步时钟恢复设计与实现

  2. 针对目前常用位同步时钟恢复电路即超前-滞后型锁相环和1位同步器两种方法的不足之处，提出了一种使用DDS原理实现的快速时钟恢复方案。该方案采用DDS技术作为高精度任意分频单元，并在此基础上结合两种方法的优点，完成了位同步时钟恢复的改进设计。该方法适用频率范围宽，同步速度快，同步精度高，能够有效地降低频差的影响。给出了方案设计原理及实现方法，使用FPGA完成设计并对其性能做了分析及仿真、测试。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：319488
    • 提供者：weixin_38595243

  1. 基于CPLD的位同步时钟提取电路设计

  2. 本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：120832
    • 提供者：weixin_38734993

  1. 基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：964608
    • 提供者：weixin_38706951

  1. EDA/PLD中的基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种，即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：391168
    • 提供者：weixin_38632916

  1. EDA/PLD中的一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：171008
    • 提供者：weixin_38722164

  1. EDA/PLD中的基于CPLD的位同步时钟提取电路设计

  2. 引言 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。 本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在CPLD上实现。 位同步时钟的提取原理 本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：105472
    • 提供者：weixin_38635682

  1. 一种快速位同步时钟提取方案及实现

  2. 引言 　　在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的Cyclone II系列FPGA芯片EP2C5予以实现。 　　在C

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：214016
    • 提供者：weixin_38660359

  1. 基于FPGA的提取位同步时钟DPLL设计

  2. 在数字通信系统中，同步技术是非常重要的，而位同步是基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言，自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种，即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步信息。

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：552960
    • 提供者：weixin_38680475
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