使用Verilog设计一个冯诺依曼结构的CPU，实现以下4条指令： （1）addi: (rd) <- (rs) + imm （2）lw: (rd) <- memory((rs) + imm) （3）sw: memory((rd) + imm) <- (rs) （4）add: (rd) <- (rd) +(rs) CPU包含以下模块： （1）存储器Memory （2）时序信号产生模块CLOCK （3）取指令模块IFU （4）通用寄存器GR （5）ALU （6）控制器c