如果不解决进出 FPGA 的信号的完整性问题，那么当今复杂的 FPGA 系统设计就是不完整的。同
步开关噪声 (SSN)所导致的信号失真通常会致使信号完整性降低，从而降低系统的噪声容限。
为避免信号完整性的问题，Altera 建议您遵循 MAX® 10 器件的设计考量，I/O 布局指南和电路板
设计指南，包括：
• I/O 布局规则
• 电压参考 I/O 标准
• 高速 LVDS，锁相环（PLL）和时钟
• 外部存储器接口
• 模拟到数字转换器
Altera 建议在 PCB 布局前，在您的 FP
