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搜索资源列表

  1. 一位二进制全减器（低频电子线路）

  2. 一位二进制全减器（低频电子线路） 大家一起 学习

  3. 所属分类：专业指导

    • 发布日期：2009-10-13
    • 文件大小：733
    • 提供者：wfy6390231

  1. 一位二进制全减器设计

  2. 一位二进制全减器设计 源代码 ARCHITECTURE dataflow OF full_adder IS signal op:std_logic; BEGIN process begin op<=not y;end if; s <= x XOR op AFTER tpd; sum <= s XOR c_in AFTER tpd; c_out <= (x AND op) OR( s AND c_in) AFTER 2* tpd; END dataflow； 5

  3. 所属分类：C

    • 发布日期：2009-10-14
    • 文件大小：344064
    • 提供者：cai758328543

  1. 全减器，用VHDL 自己编的

  2. 全减器，用VHDL 自己编的 下载看看吧

  3. 所属分类：专业指导

    • 发布日期：2010-01-01
    • 文件大小：23552
    • 提供者：q243878872

  1. 基于VHDL语言的全减器设计

  2. 基于VHDL语言的全减器设计的EDA实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-11-16
    • 文件大小：93184
    • 提供者：ll448763171

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. verilong语言8位全减器

  2. 8位全减器，verilong8位全减器8位全减器8位全减器8位全减器8位全减器8位全减器8位全减器

  3. 所属分类：C

    • 发布日期：2011-11-22
    • 文件大小：259
    • 提供者：a928375947

  1. 1位全减器设计

  2. 一个一位全减器的VHDL设计的程序代码 在eda设计的

  3. 所属分类：专业指导

    • 发布日期：2012-05-08
    • 文件大小：62464
    • 提供者：xypsw

  1. EDA全减器程序设计代码实验报告

  2. eda全减器的程序设计代码，内有实验截图，模拟结果，是一份简短精悍的实验报告。

  3. 所属分类：QT

    • 发布日期：2012-06-19
    • 文件大小：82944
    • 提供者：shangsccs

  1. 二位全加器

  2. 二位全加器一位减法器、一位加法器的原理图输入和文本输入、编译校验及功能仿真

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：21504
    • 提供者：a1138032

  1. verilog 全加减器 选择器 代码

  2. verilog 全加减器 选择器 代码 通过编译···

  3. 所属分类：硬件开发

    • 发布日期：2013-04-19
    • 文件大小：2097152
    • 提供者：shenyecheng

  1. 用FPGA写的全减器

  2. 本文档公开关于全减器的代码，虽然不难，但是乐在共享吗。采用FPGA开发，实现全减器功能，

  3. 所属分类：专业指导

    • 发布日期：2013-12-19
    • 文件大小：495
    • 提供者：u013215807

  1. 一位全加全减器,数字电路实验,华中科技大学

  2. 一位全加全减器,数字电路实验,华中科技大学

  3. 所属分类：专业指导

    • 发布日期：2014-03-08
    • 文件大小：178176
    • 提供者：wangchenmin_

  1. VHDL写全减器

  2. 用VHDL语言写全减器源代码,VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。本代码可以用在quartus中，也可以用在ise等软件中

  3. 所属分类：专业指导

    • 发布日期：2014-06-13
    • 文件大小：31744
    • 提供者：qq_16238641

  1. 全减器用vhdl编译

  2. PS制作500例令你轻松掌握photoshop

  3. 所属分类：专业指导

    • 发布日期：2008-10-28
    • 文件大小：99328
    • 提供者：bskid

  1. 全减器仿真

  2. 用Multisim进行的全减器仿真，文件内为原理图的设计

  3. 所属分类：软件测试

    • 发布日期：2015-01-09
    • 文件大小：285696
    • 提供者：zzhbpain

  1. vhdl 四输入表决器 二位二进制乘法器 一位二进制全减器等源代码及仿真波形

  2. vhdl硬件设计语言 四输入表决器电路 二位二进制乘法器电路 一位二进制全减器等源代码及仿真波形 MAX plus II 仿真波形

  3. 所属分类：嵌入式

    • 发布日期：2008-11-19
    • 文件大小：280576
    • 提供者：stellvie

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 四位全加全减器

  2. 四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为

  3. 所属分类：其它

    • 发布日期：2012-05-04
    • 文件大小：151552
    • 提供者：zhangqinguili

  1. mulitisim全减器电路

  2. 基于multisim设计的一个“全减器电路”（输入为两个1位二进制数及来自于低位的进位，输出本位差和向高位的借位。）

  3. 所属分类：硬件开发

    • 发布日期：2020-07-13
    • 文件大小：195584
    • 提供者：weixin_44469597

  1. 用多种方案设计1位全减器电路

  2. 数电基础，用多种方案设计1位全减器电路。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：17408
    • 提供者：weixin_38596485
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