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搜索资源列表

  1. 论文：系统芯片中的全数字锁相环设计

  2. 本人花20元人民币买的论文（不是为了抄袭，纯粹方便阅读）， 关于PLL的硕士毕业论文，中文，通俗易懂，方便入门提高

  3. 所属分类：嵌入式

    • 发布日期：2009-07-04
    • 文件大小：891904
    • 提供者：icdesigner2004

  1. setfsb 2.1.100.0 修改版 包含最全PLL

  2. 本软件是软超频软件中的实力派，非常好用的一款软件，由于新版需要付费，本软件经过修改，已经支持新的时钟频率发生器，现已经 支持以下时钟发生器的类型： ICS9248BF-87 ICS9248EF-199 ICS932S401EGLF ICS932S421BGLF ICS94201DF ICS94225AF ICS94228BF ICS94237AF ICS950405AF ICS950410AFLF ICS950703BF ICS950812BG ICS951402AG ICS951403CF

  3. 所属分类：桌面系统

    • 发布日期：2012-03-26
    • 文件大小：252928
    • 提供者：vichu

  1. SETFSB 修改版 最全PLL

  2. 本软件是软超频软件中的实力派，非常好用的一款软件，由于新版需要付费，本软件经过修改，已经支持新的时钟频率发生器，现已经 支持以下时钟发生器的类型： ICS9248BF-87 ICS9248EF-199 ICS932S401EGLF ICS932S421BGLF ICS94201DF ICS94225AF ICS94228BF ICS94237AF ICS950405AF ICS950410AFLF ICS950703BF ICS950812BG ICS951402AG ICS951403CF

  3. 所属分类：其它

    • 发布日期：2012-03-26
    • 文件大小：252928
    • 提供者：vichu

  1. FPGA实现PLL全数字锁相环

  2. FPGA实现PLL全数字锁相环 全部代码

  3. 所属分类：硬件开发

    • 发布日期：2012-06-11
    • 文件大小：124928
    • 提供者：yuweilong000

  1. setfsb 2.1.100.0 修改版 包含最全PLL

  2. 本软件是软超频软件中的实力派，非常好用的一款软件，由于新版需要付费，本软件经过修改，已经支持新的时钟频率发生器，现已经 支持以下时钟发生器的类型： ICS9248BF-87 ICS9248EF-199 ICS932S401EGLF ICS932S421BGLF ICS94201DF ICS94225AF ICS94228BF ICS94237AF ICS950405AF ICS950410AFLF ICS950703BF ICS950812BG ICS951402AG ICS951403CF

  3. 所属分类：硬件开发

    • 发布日期：2013-03-10
    • 文件大小：250880
    • 提供者：wuyue880820

  1. 全数字锁相环的verilog源代码

  2. 锁相环(PLL)verilog代码，编译已经通过，可以使用，完全没有问题

  3. 所属分类：硬件开发

    • 发布日期：2013-06-25
    • 文件大小：4096
    • 提供者：u011201343

  1. linux全志R16的linux系统编译的资料_20170502_1655.7z

  2. 全志R16平台编译linux系统V1.0.txt 2017/4/11 13:36 （编译请使用编译android的lichee的选项编译生成的.config文件，不然直接编译会报错！！！！） rootroot@cm-System-Product-Name:/home/wwt/linux_r16$ tar zxvf lichee_parrotv1.1_20161202.tar.gz rootroot@cm-System-Product-Name:/home/wwt/linux_r16$ cd l

  3. 所属分类：Android

    • 发布日期：2017-05-02
    • 文件大小：2097152
    • 提供者：wb4916

  1. 最全PLL文件包 setfsb超频文件包

  2. 最全PLL文件包 setfsb超频文件包 适合各种主板PLL芯片 最全PLL文件包 setfsb超频文件包 适合各种主板PLL芯片

  3. 所属分类：其它

    • 发布日期：2017-09-08
    • 文件大小：31744
    • 提供者：weixin_39943086

  1. 全数字锁相环的设计与应用(经典)

  2. 全数字锁相环的设计与应用(经典), 方案的主体部分为一个ADPLL。ADPLL和传统的PLL一 样，环路主要由鉴相器(PD)、滤波器(LF)、数字控制时钟输出(DC一C0)3部分组成,详细内容请见datasheet。。。！！

  3. 所属分类：C

    • 发布日期：2009-03-02
    • 文件大小：263168
    • 提供者：gh_huang2012

  1. FPGA内全数字延时锁相环的设计.pdf

  2. 现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下. 在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素.目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用

  3. 所属分类：硬件开发

    • 发布日期：2020-08-22
    • 文件大小：2097152
    • 提供者：kid040

  1. 模拟技术中的解析一种新型PID控制的全数字锁相环

  2. 锁相环是一种能够跟踪输入信号相位的闭环自动控制系统，广泛应用于信号处理、时钟同步、倍频、频率综合等领域。它根据输入信号和反馈信号的相位差来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。 　　锁相环 （phase-locked loop）为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：220160
    • 提供者：weixin_38569651

  1. 存储/缓存技术中的级联PLL超低噪声精密时钟抖动滤除技术研究

  2. 摘要：时钟是高速数据转换器、卫星数字调制解调等定时、触发的基准，而因为信号源或晶振本身及外部随机噪声、抽样间隔误差波动等引起的时钟抖动则成为影响通信系统中精度和信号质量的关键因素。 　　本文针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动，具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构，配置高性能压控振荡器（VCXO），很好地实现了降噪和时钟抖动滤除的作用。 　　0 引言 　　随着电子信息技术的发展，数据传输在军

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：218112
    • 提供者：weixin_38513794

  1. 模拟技术中的全硅 CMOS 振荡器-IDT3C02 振荡器

  2. IDT3C02 振荡器采用 IDT 专利的 CMOS 振荡器技术，可以用一个 100ppm 及以下频率精度的单片 CMOS IC 取代基于石英晶体的振荡器，并采用非常薄的外形，而无需使用任何机械频率源或锁相环（PLL）。该产品专门用于下一代存储、数据通信和连接接口，如千兆以太网、SAS、超高速 USB（USB 3.0）和 PCI Express。该产品是通用石英晶体振荡器的一种低功耗、低抖动替代方案，因此非常适合服务器和企业设计，以及采用以太网端口的数据通信设备。 　　IDT3C02 振荡器可

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：51200
    • 提供者：weixin_38717843

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：78848
    • 提供者：weixin_38717171

  1. 安森美推出可替代晶振的PLL时钟发生IC

  2. 安森美半导体公司(ON Semiconductor)日前推出全集成锁相环(PLL)集成电路(IC)系列中的首个器件――NB4N507A，该系列专为替代昂贵的晶振而设计，以在各种消费和网络应用中产生时钟。 　　安森美半导体的NB4N507A是一种高性能硅PLL，其抖动性能可与晶振相媲美，但设计灵活性要强得多，总成本较低，而且交付周期大幅缩短。NB4N507A精确度达到每百万零件100个(ppm)，其稳定性与晶振相当，是更好替代晶振的器件。 　　安森美半导体副总裁兼高性能模拟产品总经理Bill Sc

  3. 所属分类：其它

    • 发布日期：2020-12-02
    • 文件大小：45056
    • 提供者：weixin_38636763

  1. Maxim推出可提供全运营级时钟同步的IC DS3104

  2. Maxim推出业界第一款可提供全运营级时钟同步的IC DS3104，适用于新型同步以太网(SyncE)线卡以及SONET/SDH/SyncE混合线卡。这一新型线卡时钟IC采用Maxim经过验证的基于DSP的数字PLL (DPLL)技术(首先用于高度集成的DS3100单片IC时钟卡)，适合于下一代电信系统。     DS3104的关键创新之处在于包含了两路独立的DPLL，可以实现以太网时钟速率和SONET/SDH速率之间的双向频率转换，并且完全支持1G、10G以及100M以太网MII时钟速率。

  3. 所属分类：其它

    • 发布日期：2020-12-01
    • 文件大小：89088
    • 提供者：weixin_38723559

  1. 模拟技术中的ONSEI 推出PLL时钟发生IC

  2. ON Semiconductor公司近日推出全集成锁相环(PLL)集成电路(IC)系列中的首个器件――NB4N507A，该系列专为替代昂贵的晶振而设计，以在各种消费和网络应用中产生时钟。 ON Semiconductor的NB4N507A是一种高性能硅PLL，其抖动性能可与晶振相媲美，但设计灵活性要强得多，总成本较低，而且交付周期大幅缩短。NB4N507A精确度达到每百万零件100个(ppm)，其稳定性与晶振相当，是更好替代晶振的器件。 NB4N507A通过低价基准晶振产生时钟信号，频率范围

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：39936
    • 提供者：weixin_38663029

  1. 通信与网络中的ONSEMI 推出PLL时钟产生集成电路

  2. 安森美半导体（ON Semiconductor）凭借其在前沿、高精度、差分定时器件设计领域30多年的经验，推出 NB4N507A——全集成锁相环（PLL）集成电路(IC)系列中的首个器件，该系列专为替代昂贵的晶振而设计，以在各种消费和网络应用中产生时钟。作为正向发射极耦合逻辑（PECL） 信号的先驱，安森美半导体最新的PLL IC系列的性能与使用最为广泛的晶振兼容，而成本只为其一小部分。 从 VGA 图形卡到光纤信道时钟产生，晶振是产生主时钟信号的一种传统方法。从历史上来看，晶振的抖动性能比硅基

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：51200
    • 提供者：weixin_38537684

  1. php求数组全排列,元素所有组合的方法

  2. 本文实例讲述了php求数组全排列,元素所有组合的方法。分享给大家供大家参考，具体如下： <?php $source = array('pll','我','爱','你','嘿'); sort($source); //保证初始数组是有序的 $last = count($source) - 1; //$source尾部元素下标 $x = $last; $count = 1; //组合个数统计 echo implode(',', $source), ""; //输出第一种组合 while (tr

  3. 所属分类：其它

    • 发布日期：2020-12-18
    • 文件大小：45056
    • 提供者：weixin_38545959

  1. 具有1ps分辨率，0.9mW边沿交换随机TDC的2.4GHz全数字PLL

  2. 具有1ps分辨率，0.9mW边沿交换随机TDC的2.4GHz全数字PLL

  3. 所属分类：其它

    • 发布日期：2021-03-17
    • 文件大小：1020928
    • 提供者：weixin_38526421
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