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搜索资源列表

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. 八位全加器用移位寄存器作的

  2. 八位全加器用移位寄存器作的,采用调用形式写成,

  3. 所属分类：专业指导

    • 发布日期：2009-06-13
    • 文件大小：700416
    • 提供者：nanthen

  1. 74系列IC带管脚图

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-07-26
    • 文件大小：703488
    • 提供者：yan131423yong

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. eda实验指导程序 实例 等下载

  2. eda实验指导程序实验一 1位全加器设计•••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••23 实验二 两位十进制计数器设计••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••••32 实验三 8位串入并出寄存器设计•••••••••••••••••••••••••••••••

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：3145728
    • 提供者：zzyal

  1. 组成原理实验八位二进制加法器

  2. 2． QuartusII的使用 在本次实验中，学会QuartusII软件的使用，然后利用此系统完成： 〈１〉 一位全加器设计 〈２〉 并行八位寄存器设计 组成原理实验八位二进制加法器

  3. 所属分类：专业指导

    • 发布日期：2010-09-18
    • 文件大小：813
    • 提供者：chitu1

  1. 8位二进制全加器的设计

  2. 简易的八位8位二进制全加器的设计，里面包含有实验的全部步骤

  3. 所属分类：专业指导

    • 发布日期：2010-11-28
    • 文件大小：138240
    • 提供者：annie34_l

  1. EDA技术实验教案（全加器。十进制频率计。数字秒表。。。}

  2. EDA技术实验教案 实验一　1位全加器原理图输入设计 实验五　4位十进制频率计VHDL文本输入设计 实验七　数字秒表VHDL文本输入设计 实验八　 交通灯信号控制器VHDL文本输入设计

  3. 所属分类：专业指导

    • 发布日期：2011-06-05
    • 文件大小：640000
    • 提供者：shzhf0824

  1. D:\EDA基本教程\EDA大作业实验程序.doc

  2. eda的课程的总共八次试验 八位全加器的设计 状态机 分频计 计数器等等

  3. 所属分类：专业指导

    • 发布日期：2011-06-21
    • 文件大小：111616
    • 提供者：chenyanqing8093

  1. 实现八位全加器

  2. 实现八位全加器功能，是很重要的的c语言代码。

  3. 所属分类：专业指导

    • 发布日期：2013-07-11
    • 文件大小：52224
    • 提供者：u011369585

  1. 八位全加器

  2. 八位加法器用VHDL描述，将8个全加器串联起来组成八位加法器

  3. 所属分类：其它

    • 发布日期：2013-12-04
    • 文件大小：7168
    • 提供者：u013039414

  1. FPGA 八位全加器

  2. FPGA八位全加器 [02033001]1位全加器原理图输入设计(现代电子)

  3. 所属分类：硬件开发

    • 发布日期：2008-10-14
    • 文件大小：628736
    • 提供者：xuehui869

  1. 八位全加器多种方法

  2. EDA 程序，适用于初学者，用多种方法实现8位全加器的设计

  3. 所属分类：讲义

    • 发布日期：2014-11-19
    • 文件大小：29360128
    • 提供者：zh2508

  1. multisim13八位全加器

  2. 设计总体分为两部分，一部分为8位二进制数的输入和储存电路，另一部分则为8位二进制的计算和输出的电路。模块大致由加数的输入，加法运算和运算结果的显示组成，其中两个8位二进制的数据从存储器传向运算器时，它们之间的电路由时钟信号进行控制。

  3. 所属分类：其它

    • 发布日期：2017-12-01
    • 文件大小：395264
    • 提供者：qq_37015678

  1. 8位全加器EGO1FPGA实现

  2. FPGA入门代码：实现两个 8位二进制相加，其结果的范围应该在00000000到111111110之间，八位二进制数换算成三位十进制数最大为255，也就是说要输入两个000到255之间的数。

  3. 所属分类：硬件开发

    • 发布日期：2018-10-04
    • 文件大小：540672
    • 提供者：u014511435

  1. logisim画CPU：8位可控加减法电路设计

  2. 一位全加器、八位串行可控加减法器。circ文件，下载后直接用logisim打开即可。只实现了一位全加器、八位串行可控加减法器，其他部分没有实现。

  3. 所属分类：硬件开发

    • 发布日期：2020-04-20
    • 文件大小：404480
    • 提供者：qq_43588553

  1. 利德 LD-DLQ 型射频电容式物位变送器 产品介绍.pdf

  2. 利德 LD-DLQ 型射频电容式物位变送器 产品介绍pdf,利德 LD-DLQ 型射频电容式物位变送器 产品介绍型号含义 LD-DLQ厂家产品代号 卩|普通型(-20-60℃) F屮温 40-20℃ 高温型(-40~C0℃) F防腐型(不锈钢头,氟塑料包憂揉极 Y玉力型(≤3MPa冫 按使用要求同时进多项 ABC 标准法兰安装重型繞式探极尺寸莎图4 按用户整求 A|AC2∠0V DC 24V 式探极(25米以肉 BLT 轻型缆式探极 重型缆式探极 同轴式探极(2.5米以内 **樑极长度m) 险太

  3. 所属分类：其它

    • 发布日期：2019-10-20
    • 文件大小：404480
    • 提供者：weixin_38744375

  1. 八位全加器行为模块之vhdl与verilog比较

  2. verilog代码，非常简单；VHDL代码，相比繁琐很多，尤其是测试代码。

  3. 所属分类：其它

    • 发布日期：2020-08-03
    • 文件大小：28672
    • 提供者：weixin_38551938
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