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  1. Verilog HDL硬件描述语言.rar

  2. www.bestlinux.cn西安万达嵌入式 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15

  3. 所属分类：C++

    • 发布日期：2009-05-06
    • 文件大小：4194304
    • 提供者：qiang215510171

  1. Verilog教程（PDF格式）

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-05-11
    • 文件大小：3145728
    • 提供者：xiongyanping

  1. Verilog 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2009-07-06
    • 文件大小：3145728
    • 提供者：wanghanding1988

  1. 很好的verilog hdl 教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2009-08-03
    • 文件大小：3145728
    • 提供者：brucehust

  1. verilog pdf

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-20
    • 文件大小：4194304
    • 提供者：renesas2

  1. 数字逻辑与数字系统设计习题答案王永军 李景华

  2. 第一章 数字逻辑基础 作业及参考答案 （2008.9.25） P43 1-11 已知逻辑函数 ，试用真值表、卡诺图和逻辑图表示该函数。 解：（1）真值表表示如下： 输 入 输出 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 （2）卡诺图表示如下： 00 01 11 10 0 0 1 0 1 1 1 1 1 1 由卡诺图可得 ＝ （3）逻辑图表示如下： 1-12 用与非门和或非门实现下列函数，并画出

  3. 所属分类：C

    • 发布日期：2010-03-29
    • 文件大小：5242880
    • 提供者：cheerup8

  1. 华为关于fpga的全套资料（里面包含16个文件）

  2. 1.Synplify工具使用指南　　2.华为小数分频　　3.coding style　　4.FPGA技巧Xilinx　　5.华为Verilog约束 6.VerilogHDL华为入门教程 7.Verilog典型电路设计 8.VHDL设计风格和实现 9.华为_大规模逻辑设计指导书 10.华为FPGA设计规范 11.华为FPGA设计流程指南 12.华为面经 13.华为同步电路设计规范 14.静态时序分析与逻辑 15.是中投传技术白皮书 16.硬件工程师手册

  3. 所属分类：硬件开发

    • 发布日期：2010-07-25
    • 文件大小：7340032
    • 提供者：haoqiangqiang

  1. 基于FPGA/CPLD的占空比为1:n的n分频

  2. 摘 　 要:CPLD和 FPGA 都是可编程逻辑器件 ,利用他们进行数字系统设计具有设计开发周期短、 设计制造成本低、 开发 工具先进、 标准产品无需测试、 质量稳定以及实时在线检验等优点。Verilog HDL 是目前应用最为广泛的硬件描述语言之 一 ,可以用来进行各种层次的逻辑设计 ,也可以进行数字系统的逻辑综合、 仿真验证和时序分析。简要介绍了 CPLD/ FPGA 器件的特点和应用范围 ,并以占空比为 1 ∶5 的 5 分频器的设计为例 ,介绍了在 Max + Plus II开发软件下

  3. 所属分类：专业指导

    • 发布日期：2011-09-01
    • 文件大小：331776
    • 提供者：slmzxcvbnm

  1. EDA实验报告综合

  2. EDA软件的熟悉与使用，三八译码器设计，简单组合逻辑设计，简单分频时序逻辑电路的设计，利用条件语句实现计数分频时序电路，在Verilog HDL中使用函数和任务，always块实现较复杂的组合逻辑电路，利用有限状态机进行时序逻辑的设计

  3. 所属分类：其它

    • 发布日期：2011-12-30
    • 文件大小：4194304
    • 提供者：lgr1004615720

  1. EDA时序逻辑电路设计

  2. EDA 实验 通过QUARTUS软件做一个时序逻辑电路的设计 有计数器 分频器 锁相等模块

  3. 所属分类：C/C++

    • 发布日期：2012-10-25
    • 文件大小：22528
    • 提供者：bainianlunhui75

  1. 循环码计数器

  2. 时序逻辑电路实验，整个工程（包括分频电路，电路图）

  3. 所属分类：硬件开发

    • 发布日期：2012-12-02
    • 文件大小：366592
    • 提供者：kimishenyize

  1. 按键消抖电路

  2. 按键消抖电路加计数器，整个工程（包含分频电路和电路图 频率：500HZ）

  3. 所属分类：硬件开发

    • 发布日期：2012-12-02
    • 文件大小：372736
    • 提供者：kimishenyize

  1. 多功能数字钟电路设计

  2. 本课题是数字电路中计数、分频、译码、显示及时钟脉冲振荡器等组合逻辑电路与时序逻辑电路的综合应用。通过本次设计，要求掌握多功能数字钟的设计方法、装调技术及数字钟的扩展应用。

  3. 所属分类：专业指导

    • 发布日期：2008-12-23
    • 文件大小：716800
    • 提供者：pengqi11

  1. 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。

  2. 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。

  3. 所属分类：专业指导

    • 发布日期：2009-04-07
    • 文件大小：320512
    • 提供者：pgy616

  1. 完美时序.pdf

  2. 时钟是当今所有电子设备的基本构件。对于同步数字系统中的所有数据转换，都有一个控制寄存器的时钟。大多数系统使用晶体、频率时序发生器（FTG）或廉价的共鸣器，为同步系统产生精确的时钟脉冲。此外，时钟缓冲器用于复制多个时钟、倍频和分频，甚至可以在时间上提前或滞后时钟边沿。在过去几年，已经建立了很多时钟缓冲解决方案来解决当今的高速逻辑系统中亟待解决的很多难题。这些难题有：较高的工作频率和输出频率、从输入到输出的传送延时、引脚之间输出到输出的偏斜、周期差抖动和长期抖动、扩展频谱、输出驱动强度、I/O电压

  3. 所属分类：硬件开发

    • 发布日期：2019-07-26
    • 文件大小：4194304
    • 提供者：weixin_43198104

  1. 差分信号之剖析与探讨.pdf

  2. 深度剖析与探讨差分信号的优势，设计要点，走线等，非常专业，共46页。由于差分信号的逻辑判断,是仰赖两个信号的交点,如卜图[4: signal Signal Logic changes state 不像单端信号依靠高低两个电压判断,因而受工艺,温度的影响小,能降低时序 的误差,同时也更适合于低幅度信号的电路。目前流行的LVDs( low voltage differential signaling)就是采用差分讯号型式[5-6],下图是 LVDS Connector的 图片[刀 LYDS 30P/

  3. 所属分类：硬件开发

    • 发布日期：2019-10-07
    • 文件大小：2097152
    • 提供者：lb522403323

  1. 电源技术中的基于门控时钟的低功耗时序电路设计

  2. 在传统设计中，所有计算机运算（算法、逻辑和存储进程）都参考时钟同步执行，时钟增加了设计中的时序电路数量。在这个电池供电设备大行其道的移动时代，为了节省每一毫瓦（mW）的功耗，厂商间展开了残酷的竞争，因此将电路分成多个电源域并根据要求关闭它们，并且在设计每个时序电路的同时节省功耗，这两点至关重要。时序电路（如计数器和寄存器）在现代设计中无处不在。本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。 　　约翰逊计数器系统，可同步提供多种特殊类型的数据序列，这对于大多数重要应用（

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：300032
    • 提供者：weixin_38672940

  1. 元器件应用中的中规模时逻辑集成计数器

  2. 在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。计数 器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子 计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否 同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆 ）计数器。下面首先介绍二进制计数器。 　　1．集成二进

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：516096
    • 提供者：weixin_38559346

  1. 实验四 时序逻辑电路实验 Multisim 包含思考题答案电路图m文件 实验报告

  2. 包含1.十进制计数器实验。2、六分频电路实验。3、移位寄存器实验。 4、多位十进制计数器实验。

  3. 所属分类：其它

    • 发布日期：2021-03-01
    • 文件大小：2097152
    • 提供者：Constantiny

  1. 基于门控时钟的低功耗时序电路设计

  2. 在传统设计中，所有计算机运算（算法、逻辑和存储进程）都参考时钟同步执行，时钟增加了设计中的时序电路数量。在这个电池供电设备大行其道的移动时代，为了节省每一毫瓦（mW）的功耗，厂商间展开了残酷的竞争，因此将电路分成多个电源域并根据要求关闭它们，并且在设计每个时序电路的同时节省功耗，这两点至关重要。时序电路（如计数器和寄存器）在现代设计中无处不在。本文以约翰逊计数器为例介绍了如何采用有效门控时钟来设计高能效的时序电路。 　　约翰逊计数器系统，可同步提供多种特殊类型的数据序列，这对于大多数重要应用（

  3. 所属分类：其它

    • 发布日期：2021-01-13
    • 文件大小：287744
    • 提供者：weixin_38582719
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