在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器,在资源有限情况下,为兼顾Viterbi译码时延与资源消耗的问题,提出了一种结构改进算法。在传统Viterbi译码算法基础上,首先通过最大限度地预定义存储路径度量值的寄存器,达到控制路径度量值的目的,其次采用步进式幸存路径信息存储结构,完成幸存路径信息的存储,简化译码器硬件实现复杂度,减小译码时延和资源消耗。通过ISE Design Suite 14.7平台,对回溯深度为
Turbo码自1993年问世以来,以其出色的性能,在工业和科研领域都引起了广泛的关注。Turbo码性能逼近(信噪比差为0.7dB或更小)由Claude E. Shannon确定的信道容限。Berrou、Glavieux和Thitimajshima最先提出了Turbo码,其结构由两个并行级联卷积编码器组成。Turbo码编码方案产生同一信息序列的两个不同交织形式的分量码。解码时,由两个MAP解码器以迭代方式对判决结果进行解码。MAP 解码算法利用接收数据和校验符号(以真实和交织形式的数据计算而来的校