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  1. Altera FIFO开发资料

  2. altera_ug_fifo.pdf audio_dac_fifo.rar FIFO中文应用笔记.pdf FIFO基础知识.doc FPGASoPC软硬件协同设计纵横谈.pdf FPGA的VGA视频输出工程文件// freedev_vga FPGA的VGA视频输出工程文件.rar FreeDev FPGA音频开发环境和平台构建.pdf Nios系统基础上的UItra DMA数据传输模式.doc SD_Card_Audio// Audio_DAC_FIFO_altera的ip核 DE2_SD_C

  3. 所属分类：硬件开发

    • 发布日期：2013-07-26
    • 文件大小：12582912
    • 提供者：originator

  1. FPGA面试基础知识点.docx

  2. 1. 2 2. 什么是同步逻辑和异步逻辑？ 2 3. 同步电路和异步电路的区别： 2 4. 时序设计的实质： 2 5. 建立时间与保持时间的概念？ 2 6. 为什么触发器要满足建立时间和保持时间？ 2 7. 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 2 8. 系统最高速度计算（最快时钟频率）和流水线设计思想： 2 9. 同步复位和异步复位的有何区别？ 3 10. 写出一段代码，用来消除亚稳态。 3 11. 写出一段代码，对时钟进行3分频。 4 12. 设计一个gl

  3. 所属分类：硬件开发

    • 发布日期：2020-01-02
    • 文件大小：423936
    • 提供者：zzqwater

  1. 一种节能型可升级异步FIFO的FPGA实现

  2. 本文提出了一种更加节能而且能应用于高速应用的FPGA设计，同时本文提出一种改进的格雷码二进制码转换结构，在此基础上利用Xilinx的FPGA芯片现有的数字时钟管理模块实现节能方面改进。本文所提出的结构不依赖于现有的IP核，而且可以容易地建立自己的IP核。

  3. 所属分类：其它

    • 发布日期：2020-08-01
    • 文件大小：95232
    • 提供者：weixin_38617615

  1. 基于FPGA+DSP的雷达高速数据采集系统的实现

  2. 激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄，幅度低，背景噪声大等特点，对其进行低速数据采集存在数据精度不高等问题。同时，A/D转换器与数字信号处理器直接连接会导致数据传输不及时，影响系统可靠性、实时性。针对激光雷达回拨信号，提出基于FPGA与DSP的高速数据采集系统，利用FPGA内部的异步FIFO和DCM实现A/D转换器与DSP的高速外部存储接口（EMIF）之间的数据传输。介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数，并对异步FIFO数据读写进行仿真，结合硬件

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：318464
    • 提供者：weixin_38706531

  1. 高速异步FIFO的设计与实现

  2. 本文根据实际工作的需要．给出了一种利用片内RAM构造FIFO器件的设计，重点强调了设计有效．可靠的握手信号FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上实现。

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：142336
    • 提供者：weixin_38554781

  1. 基于FPGA与DSP的雷达高速数据采集系统

  2. 激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄，幅度低，背景噪声大等特点，对其进行低速数据采集存在数据精度不高等问题。同时，A／D转换器与数字信号处理器直接连接会导致数据传输不及时，影响系统可靠性、实时性。针对激光雷达回拨信号，提出基于FPGA与DSP的高速数据采集系统，利用FPGA内部的异步FIFO和DCM实现A／D转换器与DSP的高速外部存储接口(EMIF)之间的数据传输。介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数，并对异步FIFO数据读写进行仿真，结合硬件

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：190464
    • 提供者：weixin_38713099

  1. 基于FPGA+DSP的雷达高速数据采集系统的实现

  2. 激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄，幅度低，背景噪声大等特点，对其进行低速数据采集存在数据精度不高等问题。同时，A/D转换器与数字信号处理器直接连接会导致数据传输不及时，影响系统可靠性、实时性。针对激光雷达回拨信号，提出基于FPGA与DSP的高速数据采集系统，利用FPGA内部的异步FIFO和DCM实现A/D转换器与DSP的高速外部存储接口（EMIF）之间的数据传输。介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数，并对异步FIFO数据读写进行仿真，结合硬件

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：277504
    • 提供者：weixin_38592643

  1. 一种多路同步数据采集系统的设计

  2. 继电保护或者测控装置都需要同步采集多路的电压或者电流信号，现在一般的实现方式都是用多路逐次逼近型ADC（譬如AD7656或者ADS8-556）实现多路同步数据的采集，这种方案采样速度高、控制简单，但是每一通道都需要基于运算放大器的抗混叠滤波器，所以实现起来成本高、占用PCB面积大。本文提出一种使用CS5451A模数转换芯片实现多路同步数据采集的实现方案，这种实现方式电路简单、成本低。在本方案中，处理器选用的是飞思卡尔MPC8313处理器，主频333 MHz。CS5451A如果用CPU直接控制，由

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：451584
    • 提供者：weixin_38698860

  1. 基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

  2. 为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求，通过研究FIFO的基本工作原理，利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器（MIG）实现FPGA与DDR2的存储器接口，并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理，并设计了专门的测试模块。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：249856
    • 提供者：weixin_38750761

  1. 一种基于音频解嵌的异步FIFO设计及FPGA实现

  2. 介绍了一种针对音频解嵌中的音频帧输出而采用的特定异步FIFO的设计。重点阐述了针对这一特定情况需要考虑到的FIFO深度及读写指针复位控制以及利用读写地址格雷码对FIFO的空、满标志信号的产生电路进行逻辑设计，用Verilog HDL硬件描述语言对电路进行RTL级设计，并使用Modelsim进行功能仿真，最后通过FPGA进行验证。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：200704
    • 提供者：weixin_38548717

  1. 嵌入式实时图像处理系统中SDRAM控制器的实现

  2. 嵌入式实时图像处理系统中SDRAM控制器的实现,介绍一种用于嵌入式实时图像处理系统的SDRAM控制器的实现方案。根据实时系统对数据传输速率及连续性的要求，将SDRAM配置为全页突发操作模式，并采用异步FIFO作为FPGA与SDRAM间的数据缓冲器。为配合SDRAM的全页操作模式，并充分利用其高速读写性能，将FIFO设计为基于乒乓操作的流水线结构，实现了数据的无缝缓存。将该方案用于实时红外热成像系统，经实验结果表明，该SDRAM控制器执行效率高，占用资源少，可移植性强。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：757760
    • 提供者：weixin_38689027

  1. 基于PCI接口芯片外扩FIFO的FPGA实现

  2. 摘要：介绍了 PCI 9054接口芯片的性能及数据传输特点，提出了一种基于 PCI 9054外扩异步 FIFO（先进先出）的 FPGA（现场可编程门阵列）实现方法。由于 PCI 9054内部 FIFO存储器主要用于数据的读写控制，容量有限，不能满足半实物仿真系统数据传输的要求。因此，本文利用 FPGA来实现外扩异步 FIFO的方法。该方法采用模块化的设计思想，用 FPGA作为系统的控制核心，解决了半实物仿真系统数据传输过程中由计算机中断而引起的数据传输间歇性问题。 　　0. 引言 　　目前，计

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：168960
    • 提供者：weixin_38553791

  1. EDA/PLD中的FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：254976
    • 提供者：weixin_38636983

  1. EDA/PLD中的基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：186368
    • 提供者：weixin_38667581

  1. RFID技术中的高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：202752
    • 提供者：weixin_38572979

  1. EDA/PLD中的利用FPGA实现异步FIFO设计

  2. 目前数据采集系统朝着高速和高精度的方向发展。随着FPGA的集成度和运行速度的提高，可以满足高速数据采集系统的需求。FPGA内部具有丰富的存储单元，易于实现各种存储器(如FIFO、双口RAM等)；另外，基于查找表的逻辑单元可用于实现各种数字信号处理(如滤波等)，以辅助DSP处理器做各种预处理。 　　TI公司推出的高性能数字信号处理芯片TMS320C6000系列，工作频率最高可达到1GHz，具有处理速度快、灵活、精确和可靠性高等优点，作为数据采集系统中的主处理器，可以满足实时性的要求。基于以上考

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：180224
    • 提供者：weixin_38585666

  1. 利用FPGA实现异步FIFO设计

  2. 目前数据采集系统朝着高速和高精度的方向发展。随着FPGA的集成度和运行速度的提高，可以满足高速数据采集系统的需求。FPGA内部具有丰富的存储单元，易于实现各种存储器(如FIFO、双口RAM等)；另外，基于查找表的逻辑单元可用于实现各种数字信号处理(如滤波等)，以辅助DSP处理器做各种预处理。 　　TI公司推出的高性能数字信号处理芯片TMS320C6000系列，工作频率可达到1GHz，具有处理速度快、灵活、和可靠性高等优点，作为数据采集系统中的主处理器，可以满足实时性的要求。基于以上考虑，北京

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：244736
    • 提供者：weixin_38587509

  1. FPGA异步FIFO设计中的问题与解决办法

  2. 随着数字电子系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电子系统中得到广泛应用的器件，多数情况下它都是以一个独立芯片的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO 芯片更能提高系统的稳定性。 　　1 FIFO的基本结构和工作原理

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：244736
    • 提供者：weixin_38634065

  1. 基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：227328
    • 提供者：weixin_38752282

  1. 高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：267264
    • 提供者：weixin_38607864
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