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搜索资源列表

  1. 数字逻辑课程设计之数字式秒表

  2. 数字是秒表 设计要求： 1.设计并制作符合要求的电子秒表， 2.由6位显示，两位显示‘分’，两位显示秒，两位显示百分秒， 3.最大至99分59.99秒 4.具有清零，启动，暂停，继续功能 5，最多2个控制按键 是我们最近的课程设计的小题目，我刚做完，采用74160十进制加法计数器设计完成，通过仿真波形测试，无60秒的暂态，误差小于0.0003秒。内附帮助文件

  3. 所属分类：嵌入式

    • 发布日期：2009-06-26
    • 文件大小：38912
    • 提供者：yjf309

  1. 数字逻辑课程设计之数字式秒表

  2. 数字是秒表 设计要求： 1.设计并制作符合要求的电子秒表， 2.由6位显示，两位显示‘分’，两位显示秒，两位显示百分秒， 3.最大至99分59.99秒 4.具有清零，启动，暂停，继续功能 5，最多2个控制按键 是我们最近的课程设计的小题目，我刚做完，采用74160十进制加法计数器设计完成，通过仿真波形测试，无60秒的暂态，误差小于0.0003秒。内附帮助文件，原理图与波形解压后请放在非中文目录下

  3. 所属分类：嵌入式

    • 发布日期：2009-06-26
    • 文件大小：5120
    • 提供者：yjf309

  1. EDA完成的十进制计数器

  2. 本次能力拓展训练是作出一个十进制加法计数器，递增计数，有进位、清零、保持功能。需要按要求编写出十进制计数器的VHDL程序，调试、编译程序并绘制出仿真波形图，结果应能实现计数功能。 本次能力拓展训练意义在于复习EDA的相关技术与方法；掌握VHDL或者Verilog语言，并要求能编写程序。Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。

  3. 所属分类：嵌入式

    • 发布日期：2009-09-21
    • 文件大小：299008
    • 提供者：braimten

  1. IBM大型机汇编语言

  2. 目录 1. 预备与基础知识 .......................................................................................................................... 5 1.1 PSW & Real Address and Virtual Address ...................................................................

  3. 所属分类：硬件开发

    • 发布日期：2010-02-22
    • 文件大小：6291456
    • 提供者：fan7hoo

  1. VHDL密码锁、十进制计数器的设计

  2. 用Quartus II的VHDL语言实现各种电路功能、比如四位密码锁的设计、和带异步复位的十进制加法计数器的设计。

  3. 所属分类：其它

    • 发布日期：2010-05-10
    • 文件大小：949248
    • 提供者：lego430

  1. 在MAX+PLUS II中，使用图形编辑器设计一个3位的十进制加法计数器，使用VHDL语言设计一个D触发器

  2. 1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：167936
    • 提供者：bi_qianyu

  1. EDA实验报告 异步清除十进制加法计数器的设计

  2. 异步清除是指复位信号有效时，直接将计数器的状态清零。在本设计中，复位信号为clr，低电平有效；时钟信号时clk，上升沿是有效边沿。在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。

  3. 所属分类：专业指导

    • 发布日期：2011-05-19
    • 文件大小：104448
    • 提供者：xiancc

  1. 数字电路大型实验报告

  2. 1. 八位二进制加法器的设计 2. 十进制加法计数器的设计 3. 数字频率计的设计 4. 倒计时秒表设计 有原理图及VHDL语言的部分代码

  3. 所属分类：嵌入式

    • 发布日期：2011-06-29
    • 文件大小：660480
    • 提供者：linting11223

  1. 组成实验报告

  2. 里面有两位十进制加法计数器的原理图，和报告文档。

  3. 所属分类：嵌入式

    • 发布日期：2012-03-16
    • 文件大小：162816
    • 提供者：yuefushuwm

  1. EDA实验三四程序及仿真波形

  2. 含异步清0和同步时钟使能的十进制加法计数器 含异步清0和同步时钟使能的十进制加减可控计数器 七段数码显示译码器 计数、译码显示电路

  3. 所属分类：专业指导

    • 发布日期：2012-10-18
    • 文件大小：101376
    • 提供者：uangfeineng53

  1. 《EDA电路设计》课程结课论文备选题目

  2. 想 用程序输入方法设计一个带有异步复位和同步加载功能的十进制加法计数器。 2. 用程序输入方法设计一个16位二进制加法计数器。 3. 用原理图输入方法设计一个1位2进制全加器。 4. 用程序输入方法设计一个2选1多路选择器。 5. 用程序输入方法设计一个4选1多路选择器。 6. 用程序输入方法进行交通灯控制器设计。 7. 设计一个含有异步清零和计数使能的16位二进制加减可控计数器。 8. 用原理图输入方法设计一个2位10进制频率计。 9. 用程序输入方法设计一个8位2进制全加器。

  3. 所属分类：数据库

    • 发布日期：2012-12-04
    • 文件大小：27648
    • 提供者：feng019738

  1. 加法计数器

  2. 用VHDL语言编写的十进制同步使能，异步复位的加法计数器……

  3. 所属分类：硬件开发

    • 发布日期：2014-09-16
    • 文件大小：826
    • 提供者：qq_20908835

  1. vhdl实验二（异步触发十进制加法计数器）

  2. vhdl实验二（异步触发十进制加法计数器），有源程序，仿真图，eda2000连接图。

  3. 所属分类：嵌入式

    • 发布日期：2008-10-25
    • 文件大小：314368
    • 提供者：zhh0455

  1. 秒表（可完成23：59：59）

  2. 由十进制加法计数器和六进制加法计数器完成，实现时钟！

  3. 所属分类：C/C++

    • 发布日期：2008-10-25
    • 文件大小：434176
    • 提供者：zhh0455

  1. protel设计报告_数字显示光电计数器

  2. 该设计以红外发射及接收管为主要元器件产生光电脉冲，该脉冲通过双十进制加法计数器计数，4-8译码器译码，7段数码显示管显示来实现系统0-99光电计数及显示。当计数到99时计数暂停并报警。启动清零开关可重新计数。

  3. 所属分类：专业指导

  1. 74LS90引脚功能及真值表

  2. 74LS90是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法计数器。

  3. 所属分类：硬件开发

    • 发布日期：2018-03-19
    • 文件大小：46080
    • 提供者：weixin_39335761

  1. 数电交通灯课程设计（附Multisim仿真电路）

  2. 交通灯课程设计:本设计是基于数字电路芯片完成的，内有Multisim仿真电路（已验证通过），具体设计说明书，基本思路采用74LS160十进制加法计数器来产生四种交通灯状态，计数器是由多功能计数器555产生的1Hz的秒脉冲驱动，希望能对你有所帮助。

  3. 所属分类：教育

    • 发布日期：2018-12-29
    • 文件大小：471040
    • 提供者：xiaopikadi

  1. 电子技术基础课程设计

  2. 同步十进制加法计数器 同步十进制加法计数器

  3. 所属分类：专业指导

    • 发布日期：2010-07-01
    • 文件大小：312320
    • 提供者：yongtian107

  1. 元器件应用中的中规模时逻辑集成计数器

  2. 在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。计数 器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子 计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否 同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆 ）计数器。下面首先介绍二进制计数器。 　　1．集成二进

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：516096
    • 提供者：weixin_38559346

  1. VHDL 实验三 含异步清零和同步使能的加法计数器

  2. 这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟 选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验 原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按 键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向 下）则加法器不工作。

  3. 所属分类：其它

    • 发布日期：2020-12-24
    • 文件大小：407552
    • 提供者：weixin_43469207
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