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搜索资源列表

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. 在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：363520
    • 提供者：bi_qianyu

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. 全加器.txt

  2. 两个半加器和一个或门组成，这是MAX PLUSS 2软件编制而成，学科主要为EDA方面

  3. 所属分类：其它

    • 发布日期：2012-11-15
    • 文件大小：1024
    • 提供者：wangbo0608

  1. multisim12清华大学本科教育所用的例子

  2. 本人亲测，都可以用。自己也是学电子的，所以好的资料就分享出来，希望对你有用。 主要包括： 模拟部分： MD1 1-1 二极管加正向电压 1-2 二极管加反向电压 1-3 IV法测二极管伏安特性 1-4 用万用表检测二极管 1-5 例1.2.1电路 1-6 直流和交流电源同时作用于二极管 1-7 半波整流电路 1-8 全波整流电路 1-9 单向限幅电路 1-10 双向限幅电路 1-11 底部钳位电路 1-12 顶部钳位电路 1-13 振幅解调电路 1-14 振幅调制电路 1-15 稳压二极管稳压

  3. 所属分类：硬件开发

    • 发布日期：2013-03-29
    • 文件大小：39845888
    • 提供者：xmlizzy

  1. 与非门74LS00和异或门74HC86设计一个半加器.

  2. 与非门74LS00和异或门74HC86设计一个半加器.

  3. 所属分类：其它

    • 发布日期：2014-04-03
    • 文件大小：69632
    • 提供者：u014497548

  1. 安阳工学院数电实验

  2. 用与非门74LS00和异或门74HC86设计一个半加器

  3. 所属分类：专业指导

    • 发布日期：2014-04-03
    • 文件大小：69632
    • 提供者：u014497548

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. ewb multisim 仿真实例电路图全集

  2. 多年收集的ewb和multisim电子电路仿真实例文件，压缩后有50多兆。 文件列表 ├─仿真实验 │ 555.ms10 │ Circuit1.ms10 │ Circuit2.ms10 │ CLOCK.ms10 │ FileList.txt │ 实验2.ms10 │ 实验3-一阶有源低通滤电路.ms10 │ 实验3-减法运算电路.ms10 │ 实验3-反相加法运算电路.ms10 │ 实验3-反相比例运算电路.ms10 │ 实验3-反相积分运算电路.ms10 │ 实验3-微分运算电路.ms10

  3. 所属分类：专业指导

    • 发布日期：2015-10-21
    • 文件大小：55574528
    • 提供者：freedom366

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. 16位先行进位加法器的设计与仿真

  2. 1. 掌握在EDA工具中进行基本逻辑组件的设计方法。 2. 运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。 3. 采用QUARTUS II软件设计仿真和调试完成。

  3. 所属分类：专业指导

    • 发布日期：2018-07-05
    • 文件大小：219136
    • 提供者：weixin_42617498

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 实验三 集成门电路功能测试.pdf

  2. 1.基本门电路的逻辑功能测试；观测输入输出端的逻辑值，测量出输出端对应的电压值。 2.逻辑门的转换：利用 74S00 与非门组成非门，2 输入与门，2 输入或门电路。 3.门电路的基本应用：测试用“异或”门和“与非”门组 成的半加器的逻辑功能。 4.测量与非门电压传输特性。

  3. 所属分类：嵌入式

    • 发布日期：2020-03-14
    • 文件大小：793600
    • 提供者：forest_one

  1. 九洲电气可控硅控制高压电机固态软起动器样本.pdf

  2. 九洲电气可控硅控制高压电机固态软起动器样本pdf,九洲电气可控硅控制高压电机固态软起动器样本PowerEasy系列高压软起动器特点 PowerEasy technical features 功齐全 任意可迒的驽种轶記动功,包打标钦起动、恒流织記动、限流 软記动、双电上斜坡软起动、带了功的起动等 软停车功能;游象了因停而成,水效应 相、三相电流不俣护、辽热、PU障,画信玆、除冲障 等名种障状态振寥。及时理保扩软起动器及电动机,同时户动 巒系统入机面二给出讦细的信息,于操作人员维扩处 理 旁功;在电

  3. 所属分类：其它

    • 发布日期：2019-10-19
    • 文件大小：40894464
    • 提供者：weixin_38743968

  1. 三种IGBT驱动电路和保护方法.pdf

  2. 三种IGBT驱动电路和保护方法pdf,本文着重介绍三个IGBT驱动电路。驱动电路的作用是将单片机输出的脉冲进行功率放大，以驱动IGBT，保证IGBT的可靠工作，驱动电路起着至关重要的作用，对IGBT驱动电路的基本要求如下：1)提供适当的正向和反向输出电压，使IGBT可靠的开通和关断。2)提供足够大的瞬态功率或瞬时电流，使IGBT能迅速建立栅控电场而导通。3)尽可能小的输入输出延迟时间，以提高工作效率。4)足够高的输入输出电气隔离性能，使信号电路与栅极驱动电路绝缘。5)具有灵敏的过流保护能力。逻辑

  3. 所属分类：其它

    • 发布日期：2019-09-13
    • 文件大小：284672
    • 提供者：weixin_38744375

  1. 算术运算电路

  2. 算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。本节介绍加法运算和减法运算的逻辑电路。一、半加器和全加器1.半加器　　半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。两个1二进制的加法运算如下表所示，其中Ｓ表示和数Ｃ表示进位数。由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现下面这个真值表关系的电路。　　由真值表可得逻辑表达式　　运用逻辑代数，可将上式变换成与非形式　　根据这两个表达

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：416768
    • 提供者：weixin_38697753
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