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搜索资源列表

  1. 基于EDA实现半加器设计

  2. 加法器是构成算术运算器的基本单元,有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。

  3. 所属分类：专业指导

    • 发布日期：2010-01-23
    • 文件大小：611328
    • 提供者：zjp649527

  1. VHDL语言 半加器

  2. VHDL 仿真的 半加器 Quartus II开发环境 参考文献 《VHDL电路设计》P36

  3. 所属分类：嵌入式

    • 发布日期：2010-05-05
    • 文件大小：71680
    • 提供者：baiziyuandyufei

  1. 半加器基于VHDL语言

  2. 半加器基于VHDL语言 半加器基于VHDL语言

  3. 所属分类：专业指导

    • 发布日期：2010-06-04
    • 文件大小：133120
    • 提供者：swp0314

  1. 在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：363520
    • 提供者：bi_qianyu

  1. 用VHDL语言的结构描述不考虑来自低位进位的半加器

  2. 数字逻辑与系统设计，转为用VHDL语言学习者，上机实验者，不能很好的用结构描述半加器所打造。

  3. 所属分类：专业指导

    • 发布日期：2010-11-01
    • 文件大小：22528
    • 提供者：Eschbmouse

  1. 半加器与全加器（VHDL语言）

  2. VHDL语言 半加器多种设计 半加器全加器对比

  3. 所属分类：专业指导

    • 发布日期：2010-11-10
    • 文件大小：488448
    • 提供者：oykwelcome

  1. vhdl结构描述法实现半加器

  2. vhdl 语言用结构描述法实现半加器，包括底层实体和顶层实体

  3. 所属分类：硬件开发

  1. 半加器和全加器

  2. 半加器和全加器.。。。。。。。。。。。。。。。。。。。。。。。。。

  3. 所属分类：专业指导

    • 发布日期：2011-11-06
    • 文件大小：1048576
    • 提供者：cyw_ustc

  1. 基于EDA的半加器设计

  2. 加法器是构成算术运算器的基本单元,有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路叫做半加器。 按照二进制加法运算规则可以列出如表1-1所示的半加器真值表。其中A、B是两个加数，S是相加的和，CO是相加高位的进位。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-02
    • 文件大小：759808
    • 提供者：mfs1184396251

  1. 半加器和全加器

  2. 半加器和全加器 仿真 Multisim7

  3. 所属分类：数据库

    • 发布日期：2012-11-15
    • 文件大小：241664
    • 提供者：zhjw8086

  1. 半加器的代码

  2. 半加器的模拟，代码txt，上传使用，使用matlab。

  3. 所属分类：嵌入式

    • 发布日期：2013-11-13
    • 文件大小：242
    • 提供者：u012823839

  1. 与非门74LS00和异或门74HC86设计一个半加器.

  2. 与非门74LS00和异或门74HC86设计一个半加器.

  3. 所属分类：其它

    • 发布日期：2014-04-03
    • 文件大小：69632
    • 提供者：u014497548

  1. 半加器设计

  2. 了解和学习Quartus II 5.1软件设计平台。了解EDA的设计过程。通过实例，学习和掌握Quartus II 5.1平台下的图形输入法，学习和掌握半加器的工作和设计原理。

  3. 所属分类：嵌入式

    • 发布日期：2015-06-10
    • 文件大小：1048576
    • 提供者：sinat_28895827

  1. 使用Verilog编写的由半加器构成的16位全加器

  2. 综述：使用Verilog编写的由半加器构成的16位全加器。 该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写，供大家学习参考使用。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：1024
    • 提供者：qq_31799983

  1. 三值光计算机半加器结构的简化

  2. 半加器是三值光计算机设计中的重要器件，需要尽量设计至最优。通过“剔除光电转换器”有效地简化了半加器结构。该项化简依靠统一设计编码器和半加器来实现，使半加器简化成类似两个液晶阵列和两层偏振片的的叠放。该项化简不仅使半加器的工程实现更容易，而且缩短了半加器的工作周期，从而提高了三值光学计算机完成算术运算的速度。实验结果表明该项化简是成功的。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：204800
    • 提供者：norxiao

  1. 三值光计算机的对称三进制半加器原理设计

  2. 本文提出了在三值光计算机中采用对称三进制半加器的观点，设计了支持这个观点的半加器结构原理图。与传统二进制电子计算机加法器相比，该设计体现了对称三进制表示将加法运算和减法运算合而为一的优点，避免了补码运算。论述了对称三进制加法运算的规律，介绍了所设计半加器的工作原理，为三值光计算机逻辑运算器以及后续研究提供了理论指导意义。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-12
    • 文件大小：233472
    • 提供者：norxiao

  1. Simulink_半加器.zip

  2. 用Simulink仿真半加器，用了两种实现方法，一种是逻辑门构建子系统搭建，另一种是编写用S函数。输入用了两个方波信号，输出在四通道示波器中显示，分别为加数A，加数B，和数S，进位C。

  3. 所属分类：其它

    • 发布日期：2020-07-07
    • 文件大小：47104
    • 提供者：weixin_42403187

  1. 半加器和全加器的区别是什么

  2. 本文主要讲了半加器和全加器的区别是什么，下面一起来学习一下

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：43008
    • 提供者：weixin_38686153

  1. 半加器和全加器的作用

  2. 本文主要讲了一下关于半加器和全加器的作用，下面一起来看看

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：18432
    • 提供者：weixin_38644097

  1. 半加器全加器ALU的VHD文件

  2. 使用Xilinx VHDL语言 实现半加器全加器ALU的模拟 其中ALU_cell ALU4 ALU32是逐步实现ALU的深入化

  3. 所属分类：专业指导

    • 发布日期：2011-01-04
    • 文件大小：3072
    • 提供者：Gwoz_
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