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搜索资源列表

  1. ENC28J60以太网控制器中文手册

  2. ENC28J60以太网控制器的主要功能包括： · 符合IEEE 802.3：内置10Mbps以太网物理层器件（PHY）及媒介接入控制器（MAC），可按业界标准的以太网协议可靠地收发信息包数据； · 可编程过滤功能：特殊的过滤器，包括Microchip的可编程模式匹配过滤器，可自动评价、接受或拒收Magic Packet™、单播（Unicast）、多播（Multicast）或广播（Broadcast）信息包，以减轻主控单片机的处理负荷； · 10Mbps SPI接口：业界标准的串行通讯端口，低至

  3. 所属分类：硬件开发

    • 发布日期：2009-11-26
    • 文件大小：1048576
    • 提供者：w_xiangyun

  1. 新型以太网控制器ENC28J60及其接口技术

  2. ENC28J60是极具特色的独立以太网控制器：SPI接口使得小型单片机也能具有网络连接功能；集成MAC和PHY无需其他外设；具有可编程过滤功能，可自动评价、接收或拒收多种信息包，减轻了主控单片机的处理负荷；内部继承可编程的8 KB双端口SRAM缓冲器，操作灵活方便。不足之处为仅支持10BASET。

  3. 所属分类：其它

    • 发布日期：2020-03-04
    • 文件大小：62464
    • 提供者：weixin_38709139

  1. ADSP-21364 EZ-KIT Lite Evaluation System Manual.pdf

  2. ADSP-21364 EZ-KIT Lite Evaluation System Manual是ADSP-21364 开发板使用手册，详细介绍了开发板的所有功能及使用方法。 数据地址产生器：（DAG1， DAG2）； 程序控制器及指令缓冲区（32 级）； 内部定时器（32 位）； 1～4M 位双端口 SRAM； 外围存储器接口， 32 位地址， 48 位数据； 主机和多处理器接口； DMA 控制器，有 10 个 DMA 通道； 两套串行口；

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：2097152
    • 提供者：qcg_03

  1. 串口接收并口发送FIFO

  2. 一个串行接收，并行发送的缓存器，其数据存储使用双端口SRAM（一读一写）实现，SRAM大小为深64、宽32位（64字×32位，使用提供的双端口SRAM见目录rf2shd4）。缓存器按一位串行输入接收数据，缓存器位置全满后不再接收串行数据输入；并根据读数请求，按接收数据的顺序，将接收完整的32位数据发送出去，并标记该缓存器位置为空，又可以放置新的串行输入数据。 在接收方式上，设计了同步串行接收和异步串行接收。

  3. 所属分类：硬件开发

    • 发布日期：2012-01-04
    • 文件大小：415744
    • 提供者：hatkama

  1. 基于FPGA 的嵌入式块SRAM 的设计

  2. 文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA 其他逻辑块编程连接时，能实现FIFO 等功能。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：88064
    • 提供者：weixin_38592758

  1. 一种基于FPGA 的嵌入式块SRAM 的设计

  2. 文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA 其他逻辑块编程连接时，能实现FIFO 等功能。

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：343040
    • 提供者：weixin_38583278

  1. 一种基于FPGA 的嵌入式块SRAM 的设计

  2. 文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA 其他逻辑块编程连接时，能实现FIFO 等功能。基于2.5V 电源电压、chart 0.22 μm CMOS 单多晶五铝工艺设计生产，流片结果表明满足最高工作频率200MHz，可实现不同位数存储器功能。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：270336
    • 提供者：weixin_38668225

  1. 一种基于FPGA的嵌入式块SRAM的设计

  2. 文章中提出了一种应用于FPGA的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：237568
    • 提供者：weixin_38635323

  1. 基于FPGA 的嵌入式块SRAM 的设计

  2. 文章中提出了一种应用于FPGA的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA其他逻辑块编程连接时，能实现FIFO等功能。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：346112
    • 提供者：weixin_38641150

  1. EDA/PLD中的一种基于FPGA 的嵌入式块SRAM 的设计

  2. 摘　要：文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA 其他逻辑块编程连接时，能实现FIFO 等功能。基于2.5V 电源电压、chart 0.22 μm CMOS 单多晶五铝工艺设计生产，流片结果表明满足最高工作频率200MHz，可实现不同位数存储器功能。 　　1 引言 　　对于逻辑芯片的嵌入存储器来说，嵌入式SRAM

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：269312
    • 提供者：weixin_38683848

  1. 双端口SRAM

  2. 普通的存储器器件为单端口，也就是数据的输入输出只利用一个端口，设计了两个输入输出端口的就是双端口SRAM。虽然还具有扩展系列的4端口SRAM，但双端口SRAM已经非常不错了。图1表示双端口SRAM的信号示例。 　　图1 双端口SRAM的信号示例 　　双端口SRAM经常应用于CPU与其周边控制器等类似需要直接访问存储器或者需要随机访问缓冲器之类的器件之间进行通信的情况。 　　在多个CPU进行分散处理的情况下，CPU之间为了传递数据，经常共享同一存储器。但这样的机制如果利用单端口SRAM来

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：172032
    • 提供者：weixin_38722052

  1. 双端口SRAM的BUSY状态

  2. 双端口SRAM虽然可以同时进行来自两个端口的存取操作，但不可以在同时对同一地址进行存取操作（发生冲突）。在一个端口完成存取操作之前，另一个端口必须等待。我们利用BUSY信号完成这种功能。 　　基本的操作准则是先到者优先，先进行了存取操作的一端优先进行操作，后到的端口的BUSY信号有效。一定时间以内发生了来自两个端口的存取请求时，CY7C019虽然只能有一个端口的BUSY信号有效，但此时并不能保证哪一个端口的BUSY信号有效。  　　图1表示了由左右两个端口同时对双端口SRAM同一地址进行存取操作

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：156672
    • 提供者：weixin_38663608

  1. 双端口SRAM的写操作

  2. 图表示了双端口SRAM写操作的波形，从图形可知，也是同异步SRAM相同的操作。在该示例中，OE仍然无效，先确定R／W信号后，通过CE信号进行写入操作。图中CE0、CE1虽然同时发生变化，但也可以其中一个信号保持有效，另一个信号有效或者无效都行，可以在无效的时序中进行写人操作。 图  双端口SRAM的写周期 　　首先让CE有效，然后通过R／W进行写入的方法当然也是可以的，在这种情况下，是在R/W的上升沿进行写入操作的。 　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：62464
    • 提供者：weixin_38737335

  1. 双端□SRAM的读操作

  2. 图表示了双端口SRAM读操作的波形。与异步SRAM相同，确定地址后，在CE0为低电平、CE1为高电平时器件被选择，通过R／W为高电平和面为低电平，确定读操作状态，从而读出数据。而主机方面只要提取该数据即可。             图 双端口SRAM的读周期 　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：64512
    • 提供者：weixin_38750721

  1. 异步类型的双端口SRAM

  2. 作为异步类型的双端口SRAM，我们以Cypress公司的CY7C019为例，CY7C019的内部框图如图所示。 　　图 CY7C019的内部框图 　　中央部分为双端口存储器阵列，并列着能同时设置两个地址的存储元器件。下面的框图是实现了控制信号的部分，这些控制信号用于当两个端口的访问发生了冲突时而进行的仲裁以及连接多个所谓中断及信号灯的附加功能而进行的扩展位宽度中。  　　双端口SRAM的两端何时进行访问是不可预测的，在一端正在更新存储器单元的内容而另一端希望读出同一地址的情况下，后一个访

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：112640
    • 提供者：weixin_38631738

  1. 同步类型的双端口SRAM

  2. 作为同步双端口SRAM，我们以CY7C09199为例进行说明。CY7C09199与CY7C019相同，都是128K×9位结构的双端口存储器，其框图如图所示，由图可知，各个信号引脚都是利用时钟进行采样操作的。 　　图  CY7C09199的内部框图 　　其功能仍然是双端口存储器的功能，只是因为与时钟同步运行，所以不具各异步类型所拥有的仲裁机制。而且信号灯功能也被删除，取而代之的是增加了从最初所赋予的地址开始能够进行一系列读／写操作的计数器功能（Counter／Address Registe

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：83968
    • 提供者：weixin_38574410

  1. 双端口SRAM中断功能

  2. 在利用双端口进行多个处理器间通信的情况下，为了传递开始处理请求以及结束的通知等信息，经常相互间中断某操作。CY7CO19就是为了这个目的而增加了中断功能。  　　说是中断功能，其实与已经描述过的写操作、读操作没有什么不同。  　　图是中断操作的示例。在该示例中，LEFT端口中断了RIGHT端口的操作。如果由LEFT端口向lFFFFh地址写人数据（数据为任意），则RIGHT端的INT输出有效（为低电平）。如果连接于RIGHT端的CPU等接收到该指令，由RIGHT端口读取iFFFFh地址，那么，IN

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：83968
    • 提供者：weixin_38716872

  1. 同步双端口SRAM的读／写搡作

  2. 图中表示了存取操作中的一个例子，该示例中的操作是管道模式（FT／Pipe引脚为高电平）下的操作，它按照读／写／读这样的顺序进行存取。 　　图 同步双端口SRAM的存取操作示例 　　直流模式下的读／写操作，因为数据的输出是被一个个时钟前置的，所以在赋予地址的下一个时钟沿上确定数据。 　　首先，在最初的时钟上CE有效，器件处于被选择的状态。因为R／W为高电平，所以操作是读模式，而又因为ADS有效，因而将A0～A16作为所访问的地址进行提取。在这个例子中，是在下一个时钟中改变地址的，这只是希望

  3. 所属分类：其它

    • 发布日期：2020-11-14
    • 文件大小：111616
    • 提供者：weixin_38582506

  1. 单向双端口SRAM的测试算法

  2. 引 言 　　单向双端口SRAM是一种专用的存储器，它具有独立的写地址总线和读地址总线，不仅可以实现单端口的读写，还可以对不同地址的存储单元进行同时读写操作，提高了SRAM的性能。本文分析了单向双端口SRAM的失效模式，并描述了相应的基于字的检测算法。 存储器模型 　　图1表示了3×3的单向双端口SRAM模块的结构示意图，输入为读地址总线、写地址总线和输入数据总线，输出为输出数据总线。每一个存储单元都有四个端口，分别是数据写入(BW)，数据读出(BR)，写地址端口(WA)和读地址端

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：220160
    • 提供者：weixin_38710198

  1. 一种基于FPGA 的嵌入式块SRAM 的设计

  2. 摘　要：文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独立的双端存储器。当与FPGA 其他逻辑块编程连接时，能实现FIFO 等功能。基于2.5V 电源电压、chart 0.22 μm CMOS 单多晶五铝工艺设计生产，流片结果表明满足工作频率200MHz，可实现不同位数存储器功能。 　　1 引言 　　对于逻辑芯片的嵌入存储器来说，嵌入式SRAM 是

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：356352
    • 提供者：weixin_38744270
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