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搜索资源列表

  1. 交通灯（完整课程设计）

  2. 定时器由与系统秒脉冲（由时钟脉冲产生器提供）同步的计数器构成，要求计数器在状态信号ST作用下，首先清零，然后在时钟脉冲上升沿作用下，计数器从零开始进行增1计数，向控制器提供模5的定时信号TY和模25的定时信号TL。 计数器选用集成电路74LS163进行设计。74LS163是4位二进制同步计数器，它具有同步清零、同步置数的功能。其功能表如表4-2所示。图4-4中，SR是低电平有效的同步清零输入端，LD是低电平有效才同步并行置数控制端，CEP、CET是计数状态选择端，TC是进位输出端，P0～P3是

  3. 所属分类：交通

    • 发布日期：2009-05-07
    • 文件大小：209920
    • 提供者：feifie1212

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. verilog语言例程集锦.pdf

  2. 从【例 3.1】4 位全加器 到 【例 5.2】同步置数、同步清零的计数器 到 【例 11.8】多功能数字钟 【例 12.13】CRC 编码 83页

  3. 所属分类：专业指导

    • 发布日期：2010-04-20
    • 文件大小：151552
    • 提供者：dancingmickey

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 用verilog写的一个分频器

  2. 用verilog写的一个分频器，具有异步清零，同步置数，可实现任意分频

  3. 所属分类：专业指导

    • 发布日期：2010-10-04
    • 文件大小：260096
    • 提供者：qianguang1989

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. 《数据逻辑电路》课程设计 交通灯

  2.  目录 一 设计任务及要求 二 总体设计方案 三 控制电路设计  3.1 控制电路工作原理  3.2控制电路设计过程 四 倒计时电路设计  4.1具有同步置数功能的十进制减法计数器设计  4.2主干道和支干道倒计时电路设计 五 译码显示电路设计  5.1动态显示工作原理  5.2动态显示及译码电路设计 六 总体电路设计  6.1总体电路  6.2电路工作说明 七 电路仿真调试  7.1控制电路仿真调试  7.2倒计时电路仿真调试  7.3译码显示电路仿真调试  7.4

  3. 所属分类：专业指导

    • 发布日期：2011-03-20
    • 文件大小：808960
    • 提供者：yk758204203

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 北邮大二下数电VHDL实验报告

  2. 1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信

  3. 所属分类：硬件开发

    • 发布日期：2013-10-19
    • 文件大小：567296
    • 提供者：u011370608

  1. verilog编程151例

  2. verilog编程151例 【例 3.1】4 位全加器 5 【例 3.2】4 位计数器 5 【例 3.3】4 位全加器的仿真程序 5 【例 3.4】4 位计数器的仿真程序 6 【例 3.5】“与-或-非”门电路 6 【例 5.1】用case 语句描述的4 选1 数据选择器 6 【例 5.2】同步置数、同步清零的计数器 7 【例 5.3】用always 过程语句描述的简单算术逻辑单元 7 【例 5.4】用initial 过程语句对测试变量A、B、C 赋值 8 【例 5.5】用begin-end

  3. 所属分类：硬件开发

    • 发布日期：2014-05-18
    • 文件大小：444416
    • 提供者：ivycarrot

  1. JK触发器的EDA设计

  2. 使用if语句和case语句设计一个带异步清零（高电平有效）和同步置数（低电平有效端的JK触发器

  3. 所属分类：专业指导

    • 发布日期：2014-05-25
    • 文件大小：31744
    • 提供者：sinat_15766491

  1. 各种eda代码（包你满意）

  2. 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21.分频器 22.含同步清零的十进制加计数器

  3. 所属分类：C++

    • 发布日期：2014-12-24
    • 文件大小：111616
    • 提供者：seafuge

  1. 《 Verilog HDL 程序设计教程》135例，源码

  2. 《 Verilog HDL 程序设计教程》135例； 。【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行

  3. 所属分类：硬件开发

    • 发布日期：2015-05-27
    • 文件大小：130048
    • 提供者：feng1o

  1. verilog HDL经典实例135例

  2. 《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并

  3. 所属分类：嵌入式

    • 发布日期：2009-04-04
    • 文件大小：158720
    • 提供者：ljj0709

  1. Verilog4位寄存器程序（可调时钟周期）

  2. Verilog FPGA 4位寄存器 异步清零 同步置数 可调时钟周期

  3. 所属分类：其它

    • 发布日期：2018-04-22
    • 文件大小：150528
    • 提供者：weixin_39603637

  1. 文件同步工具 GoodSync Enterprise 10.5.6 + x64 中文企业免费版

  2. 文件同步工具 GoodSync Enterprise 10.5.6 + x64 中文企业免费版。文件同步工具 GoodSync 中文版可以实现两台电脑或者电脑与U盘之间的数据和文件的同步转换。通过此工具，可以备份U盘中Pass2Go 中的数据或者其他文件到个人电脑的硬盘上。GoodSync是一种简单和可靠的文件备份和文件同步软件。它会自动分析、同步，并备份您的电子邮件、珍贵的家庭照片、联系人，、MP3歌曲，财务文件和其他重要文件本地-之间的台式机，笔记本电脑，服务器，外部驱动器，以及Windo

  3. 所属分类：网管软件

    • 发布日期：2018-06-04
    • 文件大小：29360128
    • 提供者：zimao

  1. 异步清零和同步清零置数区别

  2. 本文以实例的方式讲解了异步清零和同步清零置数区别以及区分方法，希望对你有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：63488
    • 提供者：weixin_38750721

  1. 专用芯片技术中的Intersil推出集成式FET同步降压稳压器（ISL95210）

  2. 全球高性能模拟混合信号半导体设计和制造领导厂商Intersil公司(纳斯达克全球交易代码：ISIL)宣布，今天推出具有优异效率和功率密度的最新10A集成式FET同步降压稳压器---ISL95210。 　　ISL95210提供元件密度非常高的DC/DC转换器解决方案，总面积比市场上其他解决方案缩小达45%。该器件是一款非常高效的单输出降压稳压器，只需要四个外置元件。Intersil具有专利的R4控制架构提供卓越的瞬态响应，而无需外置补偿元件。该稳压器适合广泛的应用，包括用于计算和网络基础设施的负

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：53248
    • 提供者：weixin_38654415

  1. EDA/PLD中的EDA典型单元电路的同步计数器

  2. 计数器是在数字系统中使用最多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。 　　所谓同步计数器，就是在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。 　　【例】 用VHDL设计一个模为60，具有异步复位、同步置数功能的8421BCD码计数器，并使用MAX+p1us II进行仿真。 　　仿真结果如图所示。 　　如图 CNT60的仿真波形　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：243712
    • 提供者：weixin_38703787

  1. EDA典型单元电路的同步计数器

  2. 计数器是在数字系统中使用多的时序电路，它不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。 　　所谓同步计数器，就是在时钟脉冲（计数脉冲）的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。 　　【例】 用VHDL设计一个模为60，具有异步复位、同步置数功能的8421BCD码计数器，并使用MAX+p1us II进行仿真。 　　仿真结果如图所示。 　　如图 CNT60的仿真波形　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：313344
    • 提供者：weixin_38597533
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