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搜索资源列表

  1. vhdl四位加法器！完整实现包！

  2. vhdl语言实现四位加法器！强大的算法！简洁实用！完整实现包！

  3. 所属分类：其它

    • 发布日期：2009-10-19
    • 文件大小：262144
    • 提供者：ddffxx1988

  1. 32位超前进位加法器（Verilog）

  2. 32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

  3. 所属分类：其它

    • 发布日期：2009-11-26
    • 文件大小：23552
    • 提供者：gaolijing

  1. 用VHDL实现四位加法器仿真

  2. 计算机组成原理实验内容：用VHDL实现四位加法器

  3. 所属分类：嵌入式

    • 发布日期：2010-03-21
    • 文件大小：183296
    • 提供者：bingo1103

  1. 四位加法器和比较器基于VHDL语言

  2. 四位加法器和比较器基于VHDL语言 四位加法器和比较器基于VHDL语言

  3. 所属分类：其它

    • 发布日期：2010-06-04
    • 文件大小：123904
    • 提供者：swp0314

  1. verilog编写的四位加法器

  2. 用verilog编写的四位加法器，编程环境是xilinx ise10.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：397312
    • 提供者：woaimid

  1. 四位超前进位加法器（门级描述）

  2. 本代码使用门及描述的四位超前进位加法器，简单易懂！

  3. 所属分类：专业指导

    • 发布日期：2010-11-04
    • 文件大小：1024
    • 提供者：BWL0123456789

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：82944
    • 提供者：BWL0123456789

  1. 元件例化方式串行四位加法器

  2. 哈哈，VHDL实现四位串行加法器，自己模拟吧.经测试很好用。恩，还不够20个字么

  3. 所属分类：专业指导

    • 发布日期：2010-12-10
    • 文件大小：2048
    • 提供者：lxyl_1124

  1. 四位加法器verilog

  2. 使用verilog编写的四位加法器，module aad4()

  3. 所属分类：硬件开发

    • 发布日期：2011-11-22
    • 文件大小：448
    • 提供者：sky_para

  1. 四位超前进位加法器

  2. 四位超前进位加法器实验报告，图形及图形分析

  3. 所属分类：软件测试

    • 发布日期：2011-11-28
    • 文件大小：51200
    • 提供者：tyn243222791

  1. vhdl 加法器设计

  2. 串行 四位 加法器，实现vhdl 语言的设计

  3. 所属分类：硬件开发

    • 发布日期：2012-03-06
    • 文件大小：142336
    • 提供者：binshao199023

  1. 32位加法器 verilog代码

  2. 32位加法器 verilog代码 其中还包含全加器、四位加法器的代码

  3. 所属分类：专业指导

    • 发布日期：2012-12-29
    • 文件大小：4096
    • 提供者：sujubyi

  1. FPGA实现四位加法器代码

  2. 用FPGA实现四位加法器，代码正确，无需改动

  3. 所属分类：嵌入式

    • 发布日期：2013-04-26
    • 文件大小：132
    • 提供者：u010402930

  1. 四位超进位加法器设计

  2. 关于一个 四位超进位加法器 的设计报告

  3. 所属分类：C/C++

    • 发布日期：2013-07-15
    • 文件大小：1048576
    • 提供者：u011409031

  1. 计算机组成 实验四 四位加法器 山东大学

  2. 计算机组成 实验四 四位加法器 山东大学

  3. 所属分类：Java

    • 发布日期：2014-10-27
    • 文件大小：174080
    • 提供者：wslj4_

  1. 八位加法器设计

  2. 基于vivado开发平台使用Verilog实现四位加法器的设计然后再级联实现八位加法器

  3. 所属分类：嵌入式

    • 发布日期：2018-04-19
    • 文件大小：464896
    • 提供者：lichen55212

  1. 用verilog编写16位加法器乘法器自动售货机.pdf

  2. 包括如下实验的verilog设计报告：实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。

  3. 所属分类：电信

    • 发布日期：2020-04-27
    • 文件大小：288768
    • 提供者：weixin_42596755

  1. 数字电路课程设计之超前进位加法器.doc

  2. 使用Verilog语言实现四位超前进位加法器设计，并使用Quartes编写程序，使用modelsin进行仿真验证设计

  3. 所属分类：硬件开发

    • 发布日期：2020-04-12
    • 文件大小：216064
    • 提供者：succguan

  1. 四位加减计数器（C语言写）

  2. 本文章是关于C语言编写四位加减计数器。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：24576
    • 提供者：weixin_38512781

  1. 16位多级先行进位加法器

  2. 有测试文件，代码准确无错。为提高运算速度，可以参照超前进位加法器的设计思路，把16位加法器中的每四位作为一组，用位间快速进位的形成方法来实现16位加法器中的“组间快速进位”，就能得到16位快速加法器。其工作特点是组内并行、组间并行。设16位加法器，4位一组，分为4组：

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：167936
    • 提供者：qq_45861449
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