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基于Nexys4 DDR的FPGA串口模块，带缓冲FIFO
FPGA串口模块，原创作者为CrazyBingo，在《FPGA案例技巧与开发实例详解》中的串口模块基础上改造，加入串口缓冲区FIFO，无须关心使能信号。已在Nexys4 DDR开发板上验证，开发环境为Vivado 2015.4
所属分类：
硬件开发
发布日期：2019-07-07
文件大小：22020096
提供者：
teenagerold
