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  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. 基于FPGA的全数字锁相环设计

  2. 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作和设计思想，必用可编程逻辑器件fpga于以实现。

  3. 所属分类：硬件开发

    • 发布日期：2011-01-10
    • 文件大小：297984
    • 提供者：teliduxing1029

  1. 基于VHDL的全数字锁相环的设计

  2. 基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计基于VHDL的全数字锁相环的设计

  3. 所属分类：硬件开发

    • 发布日期：2011-10-12
    • 文件大小：167936
    • 提供者：devpearl110

  1. 基于FPGA的ADPLL（含VHDL程序）

  2. 基于FPGA的全数字锁相环设计，含有VHDL源程序，很不错的。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-05
    • 文件大小：774144
    • 提供者：rambo_verilog

  1. EDA/SOPC 技术实验讲义

  2. 第一章 EDA_VHDL 实验/设计与电子设计竞赛 4 1-1、 应用QuartusII 完成基本组合电路设计 5 1-2. 应用QuartusII 完成基本时序电路的设计 6 1-3. 设计含异步清0 和同步时钟使能的加法计数器 7 1-4. 7 段数码显示译码器设计 8 1-5. 8 位数码扫描显示电路设计 9 1-6. 数控分频器的设计 10 1-7. 32 位并进/并出移位寄存器设计 10 1-8. 在QuartusII 中用原理图输入法设计8 位全加器 11 1-9. 在Quartu

  3. 所属分类：硬件开发

    • 发布日期：2012-04-18
    • 文件大小：3145728
    • 提供者：xiaosong89

  1. 基于VHDL语言的5B6B编译系统设计

  2. mBnB 码是光纤通信系统中常用的码型之一, 本次设计了一种简单实用的5B6B 编码方法, 并提出了用A ltera开发系统的硬件描述语言VHDL 实现全数字5B6B 编译码电路的设计思想和方法, 最后给出了波形仿真结果。本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL 语言设计方法。 关键词: 5B6B 码; FPGA; VHDL 语言; 波形仿真

  3. 所属分类：硬件开发

    • 发布日期：2012-10-26
    • 文件大小：524288
    • 提供者：cyying453641565

  1. 基于VHDL的全数字锁相环的设计

  2. 基于VHDL的全数字锁相环的设计,有关键部分的源代码

  3. 所属分类：硬件开发

    • 发布日期：2013-04-28
    • 文件大小：187392
    • 提供者：u010496984

  1. 基于FPGA的全数字QPSK通信系统的研究

  2. QPSK数字调制技术,具有频谱利用率高!频谱特性好!抗干扰性能强!传输速 率快等突出特点,在移动通信!卫星通信中具有广泛应用价值,但是基于FPGA的全 数字QPSK调制解调仍在进一步研究发展中" 本文是对基于FPGA的全数字QPSK通信系统进行了研究,首先讨论了QPSK 通信系统的基本原理,并用Matlba仿真系统的误码率,其次,采用VHDL在习LNIX 公司SIE6.1开发环境下对系统的FPGA实现进行设计,设计主要包括NCO全数字 化实现的设计!成形滤波器用查找表实现的设计!匹配滤波器的设

  3. 所属分类：电信

    • 发布日期：2015-06-05
    • 文件大小：372
    • 提供者：wzlcdwzlcd

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计

  2. 本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSPBuilder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：549888
    • 提供者：weixin_38618540

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计与实现

  2. 在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计，并利用EDA软件对系统进行时序仿真，以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解，并且具有扎实的硬件描述语言编程基础。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：552960
    • 提供者：weixin_38689551

  1. EDA/PLD中的基于FPGA的高速数字锁相环的设计与实现

  2. 摘 要：本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案，并详细介绍了该方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试，表明该方案确实可以提高锁相环的捕获性能。关键词：数字锁相环(DPLL)；捕获时间；FPGA；VHDL 引言捕获时间是锁相环的一个重要参数，指的是锁相环从起始状态到达锁定状态所需时间。在一些系统中，如跳频通信系统，由于系统工作频率不断地发生快速变化(每秒几百次到几千次，甚至高达上万次)，要求锁相环能够对信号相位快速捕获。因此研究具有较短捕获时

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38607311