利用VHDL设计的测频模块逻辑结构如图13．4所示，其中有关的接口信号规定女口＾阝： 　　（1）TF（P2.7）：TF=0时等精度测频； TF=1时测脉宽。 　　（2）CLR/TRIG（P2.6）：当TF＝0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。 　　（3）ENDD（P2.4）：脉宽计数结束状态信号，ENDD=1计数结束。 　　（4）CHOICE（P3.2）：白校/测频选择，CHOICE=1测频；CHOICE＝0自校。 　　（5）STAR