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搜索资源列表

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. Verilog_HDL经典教程实用手册

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：4194304
    • 提供者：heirfr

  1. 给定幅值及相位误差的复系数FIR滤波器设计

  2. 随着数字信号处理技术的发展，非对称频率响应的复系数FIR滤波器应用越来越广泛，例如机载雷达和主动声纳系统上用于消除杂波的陷波滤波器，通信信道均衡器，TDM-FDM多路转换正交滤波器以及希尔伯特变换的包络监测等，因此复系数FIR滤波器的设计问题越来越受到研究者的关注。

  3. 所属分类：专业指导

    • 发布日期：2011-08-01
    • 文件大小：971776
    • 提供者：chelsea_2011

  1. Verilog_HDL教程.pdf

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2012-03-12
    • 文件大小：4194304
    • 提供者：lzj1987

  1. 阵列信号处理试题及答案_国科大.pdf

  2. 本资源是国科大阵列信号处理课程考试的一套题，附有当时考生的个人完整答案总结在误差(协方差矩阵估计精度受样本数目的限制),会影响波束形成器的性能。随着 快拍数增加,波束形成器性能逐渐趋向于 波束形戊器。数据样本中不存在期 望信号时,要保证波束输出比最优情况下损失在以内,样本快拍数大约需 要大于2M。数据样本中期望信号越大,波束形成器的性能下降约严重。 如下图所示,假设M=2 泼束形成器加权向量为 WMVDR=a924,主要考虑以 下几种情况:只有空间白噪声时,Rx=1 波束形成器蜕化为常规波東形成

  3. 所属分类：讲义

    • 发布日期：2019-07-08
    • 文件大小：586752
    • 提供者：cxk207017

  1. 基于FPGA的脉冲压缩仿真与实现

  2. 通过仿真分析脉冲压缩过程和调试验验证整个设计．可看出利用基于分布式算法能够大大减少数字脉冲压缩的运算量，提高脉冲压缩效率。由于匹配滤波器的系数是以中心，点对称的，所以可采用线性相位FIR滤波器在FPGA中的实现算法，这样同等性能的滤波器设计可减小一半的硬件规l模。同时，还可通过分时复用嵌入式乘法器来实现卷积，这样就会节省更多的逻辑单元，并且有能力实现更多功能。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：442368
    • 提供者：weixin_38748769