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搜索资源列表

  1. 中国移动公司笔试面试资料

  2. 1.cpu和内存信号时序（使能，时钟，读写，地址，数据），考虑建立时间保持时间，传输延时 2.高速信号的完整性?如何实现端接，解耦怎样处理？ 3.一个芯片输入管脚图，分析计算和一个TTL电平连接的电阻阻值范围 4.复位信号的处理方法,写出你在设计中如何防止复位信号中的抖动? 5.有一个同步帧信号周期为5ms,长度为1us,现在有一个5ns的干扰信号,给定一个EPLD时钟32Mhz,设计一个抗干扰模块. 6.DSP与外设的读写问题,现在给定两个SDRAM和一个DPRAM,要求画出时钟树,写出设计

  3. 所属分类：C

    • 发布日期：2010-11-16
    • 文件大小：549888
    • 提供者：l383512287

  1. FPGA跨时钟域设计

  2. FPGA跨时钟域设计的经典资料，详细讲了跨时钟域问题产生的原因和单个信号及多信号的跨时钟域数据同步的处理方式。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-27
    • 文件大小：623616
    • 提供者：wuliao311

  1. 设计中的多时钟域处理

  2. 设计中的多时钟域处理，时钟树综合中很好的资料

  3. 所属分类：硬件开发

    • 发布日期：2012-11-07
    • 文件大小：346112
    • 提供者：ysw2007

  1. 基于IP核的SOC设计关键技术研究

  2. 提高SOC设计系统级设计阶段对集成IP核时序裕度的预见性和对需求IP 核选择评估准确性； 2)增强IP核时序适应能力，减少SOC集成时的粘合逻辑； 3)简化SOC中IP核的时钟约束。从而提高SOC整体性能： 4)提高了IP核对多时钟域和异步信号的处理能力，避免在SOC集成时引入 桥接模块。 5)增加IP核接口柔性，简化时序调整过程，缩短时序收敛时间。

  3. 所属分类：硬件开发

    • 发布日期：2014-07-03
    • 文件大小：9437184
    • 提供者：yuanliuli

  1. 基于FPGA的嵌入式图像处理系统设计(中文版PDF)

  2. 《基于fpga的嵌入式图像处理系统设计》详细介绍了fpga（field programmable gatearray，现场可编程门阵列）这种新型可编程电子器件的特点，对fpga的各种编程语言的发展历程进行了回顾，并针对嵌入式图像处理系统的特点和应用背景，详细介绍了如何利用fpga的硬件并行性特点研制开发高性能嵌入式图像处理系统。作者还结合自己的经验，介绍了研制开发基于fpga的嵌入式图像处理系统所需要的正确思路以及许多实用性技巧，并给出了许多图像处理算法在fpga上的具体实现方法以及多个基于f

  3. 所属分类：硬件开发

    • 发布日期：2015-02-09
    • 文件大小：55574528
    • 提供者：johnllon

  1. Synthesis and Scripting Techniques for Designing Multi-Asyn Clock Designs

  2. 此会议论文相对于前一章进行了补充，主要在多时钟域的处理上提出了很独特的见解并举例给出了分析，对于在FPGA代码设计上有很大的帮助。

  3. 所属分类：硬件开发

    • 发布日期：2015-04-24
    • 文件大小：187392
    • 提供者：ywxybzhxd

  1. SoC设计中的多时钟域处理

  2. 关于如何解决SoC设计中的多时钟域的问题的文章

  3. 所属分类：专业指导

    • 发布日期：2009-02-13
    • 文件大小：202752
    • 提供者：area88

  1. 跨 始终域的数据处理方法

  2. 解决电路设计中的跨时钟域的问题，而且是多bit的数据，供大家参考，请叫我雷锋

  3. 所属分类：其它

  1. FPGA入门教程.pdf

  2. 1、数字电路设计入门 2、FPGA简介 3、FPGA开发流程 4、RTL设计 5、Quartus II 设计实例 6、ModelSim和Testbench112时序逻辑电路 时序逻辑电路由时钟的上升沿或下降沿驱动工作,其实真正被时钟沿驱动的是电路中的 触发器( Register),也称为寄存器。触发器的工作原理和参数如下图 Register的原理和参数 T DQ Clk Clk old tsu:建立时间,在时钟有效沿到来之前触发器数据输入应保持稳定的时间,如果建立时 间不够,数据将不能在这个时钟

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：6291456
    • 提供者：smart_devil

  1. FPGA异步电路处理.pptx

  2. FPGA异步处理总结，包括快采慢慢采快，单bit多bit跨时钟域传输时的异步处理方法。

  3. 所属分类：嵌入式

    • 发布日期：2020-06-11
    • 文件大小：20971520
    • 提供者：qq_43445577

  1. FPGA的跨时钟域信号处理——专用握手信号

  2. 　　在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：64512
    • 提供者：weixin_38507208

  1. 多时钟域下同步器的设计与分析

  2. 本文提出了多时钟域逻辑设计中的一般问题,介绍了异步电路设计中同步化处理的重要作用,分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：74752
    • 提供者：weixin_38538472

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：159744
    • 提供者：weixin_38733733

  1. 电子测量中的多通道数据采集系统设计

  2. 摘要 介绍了一种基于FPGA+DSP的多路数据采集系统的设计方案，描述了系统的硬件设计方案和硬件电路，阐述了信息采集过程以及外围通讯接口及软件设计。通过Quartus II8．0及CCS 2进行系统仿真，证明了系统设计方案的可行性。 　　关键词 数据采集系统；FPGA；DSP；FIFO 　　在以往数据采集系统中，单片机、DSP常被选作主控制器，但随着FPGA性能的不断提高，具有时钟域高、内部延时小、速度快、全部逻辑南硬件完成等优点，因此在高速数据采集方面FPGA有着较大优势，但也存在难于实现

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：143360
    • 提供者：weixin_38562085

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：161792
    • 提供者：weixin_38499950

  1. 星载FPGA混合时钟域设计

  2. 设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域，对混合时钟域可靠性设计中的关键问题，如资源降额、时序冗余、布局布线等，做了深入研究，提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案，并在实际工程中验证了方案的可行性和可靠性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：242688
    • 提供者：weixin_38616139

  1. 单片机与DSP中的多路数据采集系统中FIFo的设计

  2. 摘 要：首先介绍了多路数据采集系统的总体设计、FIFO芯片IDT7202。然后分别分析了FIFO与CPLD、AD接口的设计方法。由16位模数转换芯片AD976完成模拟量至位数字量的转换，由ATERA公司的可编程逻辑器件EPM7256A完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用FIFO器件作为高速A／D与DSP处理器间的数据缓冲，有效地提高了处理器的工作效率。 　　随着数字信号处理芯片DSP技术的发展，信号处理的速度越来越快，容量越来越大，为了配合不同时钟域之间的数据

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：132096
    • 提供者：weixin_38564598

  1. 多时钟域下同步器的设计与分析

  2. 摘　　要：本文提出了多时钟域逻辑设计中的一般问题，介绍了异步电路设计中同步化处理的重要作用，分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。 　　引言 　　在数字电路设计中，大部分设计都是同步时序设计，所有的触发器都是在同一个时钟节拍下进行翻转。这样就简化了整个设计，后端综合、布局布线的时序约束也不用非常严格。但是在设计与外部设备的接口部分时，大部分外部输入的信号与本地时钟是异步的。在SoC设计中，可能同时存在几个时钟域，信号的输出驱动和输入采样在不同的时钟节拍下进行，可能会出现一些

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：134144
    • 提供者：weixin_38582909

  1. 单片机与DSP中的“中视一号”IC芯片及其信号处理特点

  2. 1 “中视一号”总体概述         2004年4月30日，由清华大学、复旦大学、凌讯科技等多家单位联合开发的具有完全自主知识产权的高清晰度数字电视地面传输移动接收系统专用芯片——“中视一号”顺利通过了教育部主持的成果鉴定。该芯片将高清晰度数字电视芯片的研究进一步扩展到地面传输信道芯片，使之成为用于DMB-T方案整机和系统的专用芯片。中视一号是基于自定义协议的DMB-T和TDS-OFDM多载波调制技术的芯片，在高码率单天线HDTV信号的移动接收方面有所创新。该芯片具有百万门级的规模，使用

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：120832
    • 提供者：weixin_38565631

  1. IC设计常见的异步电路处理故障

  2. 0.引言 　　大四保研到实验室正好碰到师兄师姐们找工作，听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计，全部使用同步技术进行设计，所有寄存器器使用一个全局时钟驱动“。可在实际项目中，我又发现现代芯片设计中很难只使用一个时钟，时钟分频逻辑、时钟选择多路器，除了多时钟，有时还必须在两个不同的时钟间传递数据。也就是异步电路处理问题（两个没有特定关系的时钟传递数据被认为是异步的）。”异步电路很复杂“会有很多设计的不确定

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：311296
    • 提供者：weixin_38506798
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