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搜索资源列表

  1. fpga任意整数倍分频

  2. 可实现偶数次，奇数次，或任意整数次精确分频，有旁注说明。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-08
    • 文件大小：2048
    • 提供者：mixiaoge

  1. VHDL语言写的三分频器

  2. VHDL语言写的三分频器，具有普遍性，通过修改计数器可得到任意奇数倍的分频器

  3. 所属分类：其它

    • 发布日期：2010-07-19
    • 文件大小：2048
    • 提供者：my__dream

  1. vhdl任意整数分频模块

  2. vhdl任意整数分频模块,功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数，则输出时钟占空比为50%； --//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 --//频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：专业指导

    • 发布日期：2011-05-13
    • 文件大小：2048
    • 提供者：renyanyang1989

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. verilog语言奇数分频器

  2. N倍奇数分频器的verilog程序，详细讲解原理。

  3. 所属分类：硬件开发

    • 发布日期：2011-09-07
    • 文件大小：371712
    • 提供者：xinruli

  1. Verilog语实现奇数倍分频电路

  2. Verilog语实现奇数倍分频电路, 3分频 5分频 7分频

  3. 所属分类：硬件开发

    • 发布日期：2012-05-25
    • 文件大小：4096
    • 提供者：xakann

  1. verilog的奇数倍，偶数倍分频器程序

  2. verilog的奇数倍，偶数倍分频器程序，想从基础开始学习的同学可以分享。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-25
    • 文件大小：28672
    • 提供者：xakann

  1. FPGA奇数分频

  2. 共享一个很好的通用N倍奇数分频资源，找了好久才找到的。

  3. 所属分类：嵌入式

    • 发布日期：2012-07-09
    • 文件大小：21504
    • 提供者：huojianues

  1. 任意分频的verilog 语言实现(占空比50%)

  2. 任意分频的verilog 语言实现(占空比50%) 1. 偶数倍（2N）分频 2. 奇数倍（2N+1）分频 3. N-0.5 倍分频 4. 任意整数带小数分频

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：83968
    • 提供者：noodles5320

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. 任意奇数分频 verilog

  2. 对于N倍的奇数分频，首先是在系统时钟的上升沿得到占空比为(N+1)/(2*N)的分频时钟clk_div_1，然后在系统时钟的下降沿得到占空比为(N+1)/(2*N) 的clk_div_2，最后将两个分频之后的时钟相与便会得到想要的奇数分频。如上图所示为进行三分频时的功能仿真波形图。光标之间便为分频之后的解释。想要得到任意倍数奇数分频的话只需改变上述的两个计数寄存器的阈值即可。

  3. 所属分类：硬件开发

    • 发布日期：2013-09-26
    • 文件大小：49152
    • 提供者：dongzainanfang

  1. verilog 奇数倍分频

  2. 用verilog写的奇数倍分频程序，如3分频，5分频等等

  3. 所属分类：硬件开发

    • 发布日期：2014-10-27
    • 文件大小：622
    • 提供者：heyuanpi

  1. 任意奇数分频的Verilog实现

  2. FPGA设计中时常用到时钟频率奇数分频的频率，这里介绍一种奇数倍分频的Verilog实现方法

  3. 所属分类：硬件开发

    • 发布日期：2018-05-20
    • 文件大小：982
    • 提供者：vmask1874

  1. 奇数分频-占空比非50%.txt

  2. 对于非50%占空比的分频，与偶数倍分频类似，只需要一个计数器就能实现特定占空比的时钟分频。如需要1/11占空比的十一分频时钟，可以在计数值为9和10时均进行时钟翻转，该方法也是产生抽样脉冲的有效方法

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：559
    • 提供者：qq_42719310

  1. 利用Verilog实现奇数倍分频

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：57344
    • 提供者：weixin_38732519

  1. 一种基于FPGA的小数分频的实现

  2. 分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放。在高质量声音重放时，需要进行电子分频处理。具体实现形式有偶数分频、奇数分频、锁相环分频电路等，这种结构的分频器只能实现整数分频，或者是仅实现半整数分频和奇数分频[1],一般的锁相环分频电路会有几十微秒级的频率转换时间[2],虽然现在少数芯片有所改善，但是时间也较长。同时，在某些场合下，所需要的频率与给定的频率并不成整数或半整数倍关系，或需要实现对输入信号频率的微调整，此时可采用小数分频器进行分频[3]。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：302080
    • 提供者：weixin_38695061

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。为此本文基于 CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：112640
    • 提供者：weixin_38601311

  1. CoolRunner-II器件的时钟分频器模块

  2. 在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 12、占空比为50％且延迟非常小(典型值为50 ps)。 　　图１　时钟分频器模块 　　需要分频的时钟信号由全局时钟输入脚(GCK2)输入，尽管分频系数为鸭数倍，但是可利用CootRunne-Ⅱ器件巾双沿触发器功能．也可实砚奇数的时钟分频，如实现时钟的3分频，如图2所示。 　　图２　３分

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：113664
    • 提供者：weixin_38736562

  1. EDA/PLD中的基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：76800
    • 提供者：weixin_38518638

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：75776
    • 提供者：weixin_38626984
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