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  1. 基于cycloneⅡ的高速异步串行接口的实现

  2. 基于 cyc I one II 的高速异步串行接口的实现 宋开 鑫，李 斌 ，王 婧 ，靖 文，张嘉春 ，孙新立 (沈阳理工大学，辽宁 沈阳 100168 ) 【摘 要 】文章首先介绍 了系统的总体结构 ，然后详细论述 了系统各个组成部分 的原理和 3-作 过程 ，主要 论证 了如何利用 锁相环进行 5 倍采样从而实现位同步和串并转换，然后用 FIFO 来实现时钟域的转换 ，外加一些必要的设置，最终实现了利用 现 场可编程逻辑 器件 cyclone 1I 对 150M 数据正确 的接收和转发

  3. 所属分类：硬件开发

    • 发布日期：2009-05-25
    • 文件大小：124928
    • 提供者：jayzf0503

  1. 用FPGA 实现高频时钟的分频和多路输出

  2. 摘　要:FPGA(现场可编程逻辑门阵列) 内部集成了四个全数字片内延时锁定环电路(Delay - Locked Loop ,缩写为 DLL) ,利用它能够实现对芯片输入时钟的零延时输出和时钟倍频,分频以及镜像操作等多种控制功能。本文就是用 DLL 的功能来实现对64MHz 的高频时钟的分频和多路输出。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-14
    • 文件大小：151552
    • 提供者：shuaishuai122

  1. 数字时钟课程设计报告

  2. 石英晶体振荡器产生的高频信号送到分频器，分频电路将高频信号分成1Hz的方波基准信号。秒脉冲发生器产生频率稳定性很高的秒脉冲，秒脉冲被送到六十进制秒计数器计数，将计数结果送至秒的个位和秒的十位的译码器，译码结果分别由两个七段数码管以十进制数形式显示出来。当秒六十进制计数器累计到第59秒时，若再来一个秒脉冲信号，秒十位计数器的清零信号就产生进位脉冲（分计数脉冲），同时，秒计数器的十位和个位都复位到零。分计数脉冲又被送到分六十进制计数器的个位计数，经译码电路译码后，数码管将显示相应的分数。当计数满5

  3. 所属分类：嵌入式

    • 发布日期：2012-06-19
    • 文件大小：1048576
    • 提供者：chu_9173

  1. 基于GPS与恒温晶振的瞬变电磁同步时钟系统

  2. 针对恒温晶振长期稳定性差和GPS易受干扰、短期稳定性差等问题,设计了基于GPS与恒温晶振的瞬变电磁同步时钟系统。该系统采用"ARM+CPLD"的模式作为核心处理单元,以GPS的秒脉冲信号为基准,采用频率偏差测量模块在2个相邻的秒脉冲之间对高频信号的晶振频率进行检测,并采用自适应PID控制器实现对恒温晶振输出频率的调节,有效地解决了因单个频率偏差过大而影响恒温晶振控制电压精度的问题,提高了系统的稳定性;以秒脉冲信号为计时器,定时对分频器进行复位操作,实现了恒温晶振累积误差的自动消除,保证了输出信号

  3. 所属分类：其它

    • 发布日期：2020-05-11
    • 文件大小：314368
    • 提供者：weixin_38701156

  1. 基于FPGA的高频时钟的分频和分配设计

  2. 绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。

  3. 所属分类：其它

    • 发布日期：2020-08-02
    • 文件大小：79872
    • 提供者：weixin_38525735

  1. 高频数字抽取滤波器的设计

  2. 设计了采样频率为640 MHz、过采样率为64的高频数字抽取滤波器。该数字抽取滤波器由CIC（Cascaded Integrator Comb）滤波器（降16倍）、CIC补偿滤波器（降2倍）和半带滤波器（降2倍）组成。为了实现高频工作，CIC滤波器采用两级结构，第一级采用多相分解技术，使大部分结构工作在较低时钟频率下，极大地降低了CIC的功耗，第二级采用传统结构。CIC补偿滤波器使信号通带平坦，半带滤波器满足了阻带的衰减要求。为了验证数字滤波器的性能，搭建了四阶前馈—反馈结构ΣΔ调制器，作为数字

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：488448
    • 提供者：weixin_38686557

  1. 电子测量中的一种实时频谱分析在EMI诊断中的实现

  2. 频谱分析仪是电磁干扰（EMI）的测试、诊断和故障检修中用途最广的一种工具。本篇文章将重点突出频谱分析仪在EMI应用的广阔范围内作为诊断测试仪器的多用性。频谱分析仪对于一个电磁兼容（EMC）工程师来说就象一位数字电路设计工程师手中的逻辑分析仪一样重要。频谱分析仪的宽频率范围、带宽可选性和宽范围扫描CRT显示使得它在几乎每一个EMC测试应用中都可大显身手。随着数字调制数据传输和超宽带（UWB）传输方法出现，加上高速数字时钟形式的非预计辐射装置的频率日益提高，当前EMI规范标准已经不能全面解决目前存在

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：259072
    • 提供者：weixin_38537941

  1. 一种DC/DC变换器中差分延迟线ADC的实现

  2. 文中介绍了一种无需外部时钟、可抵消部分工艺偏差的差分延迟线ADC，并对其建模。该ADC结构简单、控制信号在内部产生、转换速率快、功耗低，可应用在高频数字DC/DC控制芯片中。在0.13μmCMOS工艺下仿真表明，在采样电压0.7～1.5V范围内，该ADC输出没有明显偏移，线性度良好。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：207872
    • 提供者：weixin_38675341

  1. 存储/缓存技术中的级联PLL超低噪声精密时钟抖动滤除技术研究

  2. 摘要：时钟是高速数据转换器、卫星数字调制解调等定时、触发的基准，而因为信号源或晶振本身及外部随机噪声、抽样间隔误差波动等引起的时钟抖动则成为影响通信系统中精度和信号质量的关键因素。 　　本文针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动，具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构，配置高性能压控振荡器（VCXO），很好地实现了降噪和时钟抖动滤除的作用。 　　0 引言 　　随着电子信息技术的发展，数据传输在军

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：218112
    • 提供者：weixin_38513794

  1. 专用芯片技术中的一款四输出crystal-less时钟发生器DSC400

  2. 导读：近日，麦瑞半导体公司日前发布一款四输出crystal-less时钟发生器DSC400.这是麦瑞半导体第一款基于MEMS的时钟产品，它采用麦瑞半导体获得行业认证的PureSilicon MEMS技术，提供卓越的防抖和稳定性，同时加入了更多功能。 　　“DSC400是一款Crystal-less多输出时钟发生器，与市场上的其他时钟发生器不同，它不需要外部晶振，而是依靠与内部PLL相连的集成MEMS谐振器。这项技术能在宽温度范围内实现严格的频率稳定性，从而提高性能和可靠性。此外，它还有很好的抗

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：41984
    • 提供者：weixin_38663516

  1. 基础电子中的基于FPGA的等效时间采样原理的实现

  2. 在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数决定，采样点数越多，抗噪性能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要提高采样时钟的频率，但是由于系统的ADC 器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满足要求因此我们可以采用低速ADC 器件通过等效时间采样来对宽带模拟信号进行数据采集从而使系统易于实现。　　1 等效时间采样原理　　等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：129024
    • 提供者：weixin_38747592

  1. 内嵌XPM存储器RFID高频接口模块设计

  2. 本文介绍了13.56MHz符合ISO15693的RFID高频接口模块的设计,包括在10%或100%的ASK调制的时钟提取,从交流的天线信号产生直流电压的模块,限制天线电压的保护模块,解调和调制模块和电源稳压模块。还介绍了用cadence spectre 工具采用电感耦合仿真模型对这个高频接口进行了仿真的结果,最后用SMIC 0.18um four-metal one poly mixed signal CMOS 工艺实现。而且成功的把XPM存储器技术集成到RFID芯片中, 实现了世界上第一次采用

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：402432
    • 提供者：weixin_38672962

  1. 电源技术中的如何实现HDMI/DVI开关所需的信号切换和电平匹配

  2. 近几年来，视频传输经历了从模拟到数字的根本转变，VGA和分量视频等模拟视频链路正在被HDMI和DVI取代。这两种数字视频传输标准的要求几乎完全相同，它们必须同时处理一组高频和低频信号。这两种标准均采用最小跳变差分信号(T_MDS)传输数据的高频(视频)部分。T_MDS信号采用四个差分对传输R、G、B和时钟，占用19针连接器的8个引脚。HDMI和DVI设计为“即插即用”，即监视器(接收端)和视频源连接在一起，并一同寻找以最佳性能协同工作的方法。许多新型T_MDS HDTV芯片具有两套完整的高频(T

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：108544
    • 提供者：weixin_38609453

  1. 内嵌XPM存储器RFID高频接口模块设计

  2. 摘要：本文介绍了13.56MHz符合ISO15693的RFID高频接口模块的设计,包括在10%或100%的ASK调制的时钟提取,从交流的天线信号产生直流电压的模块,限制天线电压的保护模块,解调和调制模块和电源稳压模块。还介绍了用cadence spectre 工具采用电感耦合仿真模型对这个高频接口进行了仿真的结果,最后用SMIC 0.18um four-metal one poly mixed signal CMOS 工艺实现。而且成功的把XPM存储器技术集成到RFID芯片中, 实现了世界上第一

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：369664
    • 提供者：weixin_38611796

  1. 医疗电子中的X光安检机控制信号时钟提取的设计与实现

  2. O 引言 　　在安检机系统中，安检机的主设备与控制台的双向通信具有非对称性，由主设备X射线端采样得到的大量数据通过高速通道传送至PC控制台进行处理。然而由控制台传送给安检机的控制信号，因数据量较小，仅需低速通道进行传输即可，并且在安检主设备端对于高速数据的处理是基于FPGA平台实现的，若同时采用单片FPGA对接收控制信号进行处理，一方面可减少硬件电路的设计负担，另一方面也降低了设备成本。但与此同时，若该系统采用传统串行通信方式，则在处理高速数据的FPGA电路单元中引入低速时钟线，不仅容易受到电

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：366592
    • 提供者：weixin_38721691

  1. 数字时钟管理器

  2. Spartan-3、Spartan-3E、Spartan-3A和Spartan-3AN器件都提供了高性能的数字时钟管理器(Digital Cloak Manager，DOM)，它是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DelayLocked Loop，DLL)模块。在时钟的管理与控制方面，DOM与DLL相比功能更强大，使用更灵活。DCM的功能包括消除时钟的延时、频率的合成及时钟相位的调整等系统方面的需求。 　　由于DOM把高性能的时钟直接整合到FPGA全局时钟分配网络，因此DC

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：109568
    • 提供者：weixin_38696877

  1. 基于FPGA的高频时钟的分频和分配设计

  2. 摘要：介绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。 关键词：FPGA；高频时钟；VHDL１ 引言随着应用系统向高速度、低功耗和低电压方向的发展，对电路设计的要求越来越高传统集成电路设

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：81920
    • 提供者：weixin_38551059

  1. EDA/PLD中的基于数字移相的高精度脉宽测量系统及其FPGA实现

  2. 摘要：采用XILINX公司的SpartanII系列FPGA芯片设计了一种基于数字移相技术的高精度脉宽测量系统，同时给出了系统的仿真结果和精度分析。与通常的脉冲计数法相比，该系统的最大测量误差减小到原来的34.2％。 关键词：脉宽测量 数字移相 脉冲计数法 FPGA在测量与仪器仪表领域，经常需要对数字信号的脉冲宽度进行测量。这种测量通常采用脉冲计数法，即在待测信号的高电平或低电平用一高频时钟脉冲进行计数，然后根据脉冲的个数计算待测信号宽度，如图１所示。待测信号相对于计数时钟通常是独立的，其上

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：88064
    • 提供者：weixin_38702844

  1. 嵌入式系统/ARM技术中的基于Nios II双核系统的设计与实现

  2. 双核处理器就是在一个处理器基板上集成两个功能相同的处理器核心，即将两个物理处理器核心整合入一个内核中。双核技术的引入是提高处理器性能的行之有效的方法。由于生产技术的限制，传统通过提升工作频率来提升处理器性能的作法目前面临严重的阻碍，高频CPU的耗电量和发热量越来越大，已经给整机散热带来十分严峻的考验。双核技术可以很好的避免这一点。增加一个内核，处理器每个时钟周期内可执行的单元数将增加一倍。 　　Nios II系列嵌入式处理器使用32位的指令集结构ISA，完全与二进制代码兼容，它是Altera公

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：90112
    • 提供者：weixin_38737751

  1. 基于FPGA的等效时间采样原理的实现

  2. 在电阻抗多频及参数成像技术中正交序列数字解调法的抗噪性能对信号每周期的采样点数决定，采样点数越多，抗噪性能越高。当采样信号频率很高时，为了在被采样信号的一周期内多采样，就需要提高采样时钟的频率，但是由于系统的ADC 器件时钟速率并不能达到要求的高频速率或者存储处理速度等不能满足要求因此我们可以采用低速ADC 器件通过等效时间采样来对宽带模拟信号进行数据采集从而使系统易于实现。　　1 等效时间采样原理　　等效时间采样技术是把周期性或准周期性的高频、快速信号变换为低频的慢速信号。在电路上只对取样前的

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：253952
    • 提供者：weixin_38616435
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