作者：李秋凤，华清远见嵌入式学院讲师。 　　对于复杂的设计来说，Verilog代码覆盖率检查是检查验证工作是否完全的重要方法，代码覆盖率（code coverge）可以指示Verilog代码描述的功能有多少在仿真过程中被验证过了，代码覆盖率分析包括以下分析内容。 　　1、语句覆盖率（statement coverge）,又称为声明覆盖率，用于分析每个声明在验证过程中执行的次数。例如： 　　always(areq0 or areq1) 　　begin 　　gnt0=0; //声明