注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于max3000 cpld的串口和并口的verilog程序

  2. 此程序是基于alteragongsicpld芯片max3000的串口和并口的verilog语言程序

  3. 所属分类：嵌入式

    • 发布日期：2010-09-30
    • 文件大小：49152
    • 提供者：sgl22

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14680064
    • 提供者：zhlyz2003

  1. Sdram verilog （FPGA）读写控制程序

  2. 基于verilog 的SDRAM（三星k4s641632）时序封装，在xilinx spartan 3 xc3s400上运行稳定。实现了先在SDRAM的一段地址上写入数据，然后不断的从这些地址上读出数据并通过串口送到PC，可以通过串口调试助手观察数据。代码里有详细的注释。

  3. 所属分类：硬件开发

    • 发布日期：2011-06-22
    • 文件大小：11264
    • 提供者：panming6631

  1. 串口通讯设计之Verilog实现

  2. 串口通讯设计之Verilog实现:FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。

  3. 所属分类：硬件开发

    • 发布日期：2011-06-26
    • 文件大小：37888
    • 提供者：bluesuite

  1. altera fpga 单口ram核的运用

  2. 运用fpga自带的单口ram ip核，并写了一个读使能、地址、数据的产生控制模块，并简单的编写testbench来用modelsim仿真，方便大家理解ram 核的使用。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-01
    • 文件大小：2097152
    • 提供者：jeloc3648

  1. FPGA verilog 源代码

  2. 自己写的代码：先通过计算机串口给FPGA发送读写控制代码，再发送地址，再根据这些数据，对EEPROM进行读或者写，并且把读出来的数据显示在数码管上，同时通过串口，发送到计算机上，并显示出来。

  3. 所属分类：硬件开发

    • 发布日期：2012-12-19
    • 文件大小：5242880
    • 提供者：naland0

  1. verilog串口通信程序.pdf

  2. verilog 编写的串口程序。网上整理并验证过！

  3. 所属分类：硬件开发

    • 发布日期：2013-04-16
    • 文件大小：309248
    • 提供者：hurriwind

  1. 串口Verilog程序

  2. 本程序有以下功能： 1. 基本部分 完成 UARTUARTUARTUART发送模块设计 ，波特率 9600bit/s 9600bit/s9600bit/s9600bit/s9600bit/s，数据位 8位 ，停止1位， 无奇偶 校验 。待发送数据 可以 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关设置，或事先存放在某个区域 由开关

  3. 所属分类：硬件开发

    • 发布日期：2014-07-03
    • 文件大小：630784
    • 提供者：mnmdsf

  1. Verilog分频器电路设计

  2. 分频器电路端口为：异步清零输入端口rst，输入时钟clk_in，输出时钟clk_out。并分别采用两种以上的方法实现。

  3. 所属分类：嵌入式

    • 发布日期：2017-06-26
    • 文件大小：271360
    • 提供者：qq_39316721

  1. UART Verilog (串口通信Verilog HDL代码)

  2. UART Verilog HDL代码,经过RTL仿真和FPGA验证。 波特率支持9600~921600等8种,并支持灵活可配。

  3. 所属分类：硬件开发

  1. 串口接收多字节 Verilog程序

  2. 此程序完成的是FPGA接收上位机发送的多字节串口数据的工作，并把不同的字节分配给不同的寄存器，以完成相应的控制工作。（内含详细说明）

  3. 所属分类：硬件开发

    • 发布日期：2018-04-19
    • 文件大小：4096
    • 提供者：zq18362902766

  1. FPGA串口数据包协议解析后的通过单口RAM和FIFO数据存储

  2. 关于FPGA在解析带有数据包协议的数据存储问题。FPGA先根据数据包协议接收数据并存储到RAM，在接收到完整一包数据后，将数据从RAM转移到FIFO中，后端的数据处理或者数据转发可以直接从FIFO读取。本代码模拟数据写入RAM，然后到FIFO过程。开发环境 Quartus18.1 ，开发语言 Verilog，仿真软件 Modelsim 6.6c

  3. 所属分类：硬件开发

    • 发布日期：2020-02-22
    • 文件大小：6291456
    • 提供者：changshengxiao

  1. 基于verilog实现pc与fpga的uart通信.zip

  2. 设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。 基本设计要求： （1） 每帧数据供 10 位，其中 1 位启动位，8 位数据位，1 位停止位 （2） 波特率为：9600 或 115200 （3） 收/发时钟频率与波特率之比为 16 （4） 实现与 PC 机的通信，PC 机端采用串口调试助手 提高设计要求： （1） 模块发送的数据由 PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在 FPGA 内采 用 ROM 的方式存储中文内码），并

  3. 所属分类：其它

    • 发布日期：2020-02-16
    • 文件大小：9437184
    • 提供者：weixin_42422806

  1. verilog代码风格VerilogCodingStyle

  2. verilog代码风格VerilogCodingStyle目录 Verilog hdl程序风格指导 目录 1.引言. 般的指导方针 命名规则 注释 格式 ·· 有限状态机实现风格 文件和目录结构 13444566777 3.逻辑实现.. 设计方法 组合逻辑… 时序逻辑 4. Verilog结构 赋值 always块 ······:4·····.·····.+·::·:···+·4··· ..···· 语句 if-then-else语句 端口声明 13 函数( function)和任务(task)

  3. 所属分类：硬件开发

    • 发布日期：2019-09-02
    • 文件大小：477184
    • 提供者：drjiachen

  1. FPGA实现八通道16进制AD采集和串口显示

  2. 通过Verilog语法实现了对8通道16位AD数据的持续不断的采集，并持续不断的发送到串口助手显示。

  3. 所属分类：互联网

    • 发布日期：2020-07-23
    • 文件大小：8388608
    • 提供者：qq_39521541

  1. 串口转host接口模块

  2. Verilog的串口转host接口模块，一种节省管脚资源的对寄存器控制串并转换模块。实现本功能一共使用了5个模块，分别是串口数据接收、串口数据发送、串口接收数据转host协议数据、host协议数据转串口发送数据，顶层接口模块。

  3. 所属分类：硬件开发

    • 发布日期：2020-10-02
    • 文件大小：8192
    • 提供者：hpqztsc

  1. FPGA的UART串口读写

  2. 通过verilog编写语言实现UART串口读写操作，经过验证可用，FPGA能够实现接收计算机发送数据，并回发给计算机。 Cyclone IV E系列的EP4CE10F17C8

  3. 所属分类：嵌入式

    • 发布日期：2020-10-13
    • 文件大小：7340032
    • 提供者：ngany

  1. EDA/PLD中的关于Verilog简易UART的FPGA/CPLD实现

  2. 测试平台：MACHXO640 　　可编程语言：Verilog 　　随机测试：是 　　波特率：9600 　　误码率：<1%oooooo 　　目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器中存储，用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等，极大方便后期的开发和调试。 　　下面介绍一下重点： 　　1、Speed波特率及采样设置 　　这里的原理是：根据实际的波特率和板卡所使用的晶振频

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：53248
    • 提供者：weixin_38554781

  1. 基于FPGA的双口RAM实现及应用

  2. 本文充分利用FPGA内部丰富的硬件资源和Verilog HDL语言的灵活性，在FPGA内实现了双口RAM的基本功能，并通过设计一块数据采集板介绍基于FPGA技术的双口RAM的应用，该系统减小了设计电路的复杂性，增强了设计的灵活性和资源的可配置性。整个系统分工明确，构成合理，具有一定的应用价值。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：223232
    • 提供者：weixin_38722588

  1. 基于Verilog简易UART的FPGA/CPLD实现

  2. 测试平台：MACHXO640可编程语言：Verilog随机测试：是波特率：9600误码率：<1%oooooo目标：在xo640上实现一个简单的Uart，能够解析串口数据，并在寄存器中存储，用FIFO实现数据的传递。那么后期可以通过开发

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：58368
    • 提供者：weixin_38668160
« 12 3 »