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搜索资源列表

  1. FPGA 四位并行乘法器

  2. FPGA 四位并行乘法器，QuartusII软件运行成功。

  3. 所属分类：硬件开发

    • 发布日期：2009-11-21
    • 文件大小：577536
    • 提供者：forsiny

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 基于FPGA的32位并行乘法器的设计与实现

  2. 一篇关于快速乘法器的论文，并在 FPGA 上设计并实现了一个高性能的32 位并行乘法器，值得一看！

  3. 所属分类：硬件开发

    • 发布日期：2010-03-25
    • 文件大小：156672
    • 提供者：primerplus

  1. 阵列乘法器——组成原理课程设计

  2. 乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。阵列乘法器采用类似于人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：1048576
    • 提供者：longxingxueyuan

  1. 32 位无符号并行乘法器VHDL源代码

  2. 无符号32位并行乘法器 直接用QuartusII打开，加入工程就要以用了。

  3. 所属分类：其它

    • 发布日期：2011-02-26
    • 文件大小：1024
    • 提供者：hengsi

  1. FPGA并行乘法器

  2. 一种基于FPGA的并行乘法器的设计，4为数据4为数据相乘的到一个8为数据。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：18432
    • 提供者：xiaolin100fen

  1. 基于FPGA的串行乘法器

  2. 一种基于FPGA的串行乘法器的设计，他比并行乘法器运算速度慢，但是占用的资源少得多。

  3. 所属分类：硬件开发

    • 发布日期：2011-12-22
    • 文件大小：19456
    • 提供者：xiaolin100fen

  1. 四位并行乘法器加法器

  2. 用VHDL语言编写的四位并行乘法器，四位并行加法器

  3. 所属分类：其它

    • 发布日期：2012-03-31
    • 文件大小：489
    • 提供者：linch8

  1. Verilog四位并行乘法器

  2. 4位并行乘法器的电路设计与仿真 1. 实现4位并行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。

  3. 所属分类：嵌入式

    • 发布日期：2012-05-11
    • 文件大小：68608
    • 提供者：lrn092466

  1. FPGA 乘法器

  2. Verilog HDL的全并行乘法器，基于流水线的乘法器，设计说明及代码

  3. 所属分类：其它

    • 发布日期：2012-08-28
    • 文件大小：306176
    • 提供者：lz_15219600

  1. 8位并行乘法器

  2. 8位并行乘法器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：161
    • 提供者：gt86095296

  1. 32位乘法器

  2. 32位并行乘法器，基于与门，全加器以及半加器实现的乘法器。

  3. 所属分类：嵌入式

    • 发布日期：2014-04-30
    • 文件大小：5120
    • 提供者：h_gzs

  1. 5位并行乘法器的逻辑电路实现（使用logisim实现）

  2. 使用logisim软件实现的5位补码并行乘法器，可进行五位补码乘法的模拟。

  3. 所属分类：专业指导

    • 发布日期：2017-12-09
    • 文件大小：40960
    • 提供者：xj19971

  1. 基于FPGA Verilog的并行乘法器设计

  2. Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

  3. 所属分类：机器学习

    • 发布日期：2020-04-20
    • 文件大小：2048
    • 提供者：jiyishizhe

  1. 基于FPGA的流水线单精度浮点数乘法器设计

  2. 针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明，在相同的硬件条件下，本文所设计的浮点乘法器与基4-Boot

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：811008
    • 提供者：weixin_38586942

  1. 一种极低IO带宽需求的大维度矩阵链式矩阵乘法器设计

  2. 大维度矩阵乘法常采用子矩阵分块法实现，子矩阵的最大规模决定了整个矩阵乘法执行速度。针对经典脉动结构直接处理的矩阵规模受IO带宽限制严重的问题，提出了一种极低IO带宽需求的大维度矩阵链式乘法器结构，并完成了硬件设计实现与性能验证工作。主要工作如下：(1)优化了矩阵乘法的数据组织，实现输入矩阵规模与IO带宽无关，能够最大限度地利用器件内部逻辑和存储资源；(2)根据优化后数据组织形式设计了链式乘法器硬件，实现源数据计算和传输重叠操作；(3)增强乘法器对矩阵规模的适应性，所设计的链式乘法器可实时配置为多

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：797696
    • 提供者：weixin_38674616

  1. 单片机与DSP中的带有饱和处理功能的并行乘加单元设计

  2. 摘 要：本文介绍了一种48bit+24bit×24bit带饱和处理的MAC单元设计。在乘法器的设计中，采用改进的booth 算法来减少部分积的数目，用由压缩单元组成的Wallace tree将产生的部分积相加，并将被加数作为乘法器的一个部分积参与到Wallace tree阵列中来完成乘加运算，同时增加了饱和检测和饱和值运算逻辑来实现饱和处理。关键词：booth算法； Wallace tree ；饱和处理；饱和检测图1 饱和MAC结构框图图2 优化后的饱和MAC结构框图引言在一些数字信号

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38611254

  1. 单片机与DSP中的基于16位定点DSP的并行乘法器的设计

  2. 摘要：设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法，使用CSA构成的乘法器阵列，并采用跳跃进位加法器实现进位传递，该设计具有可扩展性，并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求，具有极其规整的布局布线。　　关键词： 改进型Booth编码；部分积产生器；阵列乘法器 1 引言　　大多数先进的数字系统为实现高速算术运算都包含有硬件乘法器，例如许多高速单片机微控制器中的算逻运算都使用了硬件并行乘法器。目前广泛应用

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：163840
    • 提供者：weixin_38612811

  1. 大整数乘法器的FPGA设计与实现

  2. 大整数乘法是公钥加密中最为核心的计算环节，实现运算快速的大数乘法单元是RSA, ElGamal，全同态等密码体制中急需解决的问题之一。针对全同态加密(FHE)应用需求，该文提出一种基于Schönhage-Strassen算法(SSA)的768 kbit大整数乘法器硬件架构。采用并行架构实现了其关键模块64K点有限域快速数论变换(NTT)的运算，并主要采用加法和移位操作以保证并行处理的最大化，有效提高了处理速度。该大整数乘法器在.Stratix-V FPGA上进行了硬件验证，通过与CPU上使用数论

  3. 所属分类：其它

    • 发布日期：2021-03-15
    • 文件大小：1048576
    • 提供者：weixin_38582685

  1. 基于并行光学向量矩阵乘法器的离散傅里叶变换方法研究

  2. 离散傅里叶变换是数字信号处理中最核心的数学工具之一。传统基于数字电路的离散傅里叶变换方法受限于电子器件的速度，难以满足高速信号处理要求，尤其制约了太比特每秒超高速光处理技术的发展。基于并行光学向量矩阵乘法器原理的离散傅里叶变换方法，利用光传播的高速和低损耗特点，提出以相位空间光调制器为核心变换矩阵的全光并行离散傅里叶变换方法，并通过实验进行了验证。实验结果显示，所提出的全光并行离散傅里叶变换误差小于0.13，通过进一步的模块集成和性能提升，该方法将在高速光信号处理中有较大的应用潜力。

  3. 所属分类：其它

    • 发布日期：2021-02-05
    • 文件大小：3145728
    • 提供者：weixin_38636983
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