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  1. 扩频通信数字基带信号处理算法及其VLSI实现 PDF

  2. 第1章 绪论 1. 1 引言 1. 2 扩频通信的基本原理 1. 2. 1 理想通信系统的带宽和S／N的互换关系 1. 2. 2 潜在抗干扰理论 1. 3 扩频通信中的基本参数 1. 4 本书的结构 参考文献 第2章 伪噪声序列 2. 1 引言 2. 2 伪噪声序列的性质及其产生 2. 2. 1 伪噪声序列的性质 2. 2. 2 伪噪声序列的相关性 2. 2. 3 伪噪声序列的部分相关 2. 3 m序列 2. 3. 1 m序列的性质 2. 3. 2 m序列相关函数的波形及功率谱 2. 3. 3

  3. 所属分类：其它

    • 发布日期：2010-03-30
    • 文件大小：5242880
    • 提供者：j921y

  1. 内置于FPGA芯片中的延迟锁相坏

  2. 本文采用了一种全数字的电路结构设计了内置于FPGA芯片中的延迟锁相坏 结构。主要创新点包括:将传统DLL中的用模拟方式实现的环路滤波器和压控延 迟线改进为数字方式，避免了模拟电路缺乏稳态，对噪声敏感，抗干扰性能较差， 设计和制造过程中的复杂性高、可重用性差的问题，并针对现有的全数字电路结 构面积过大的，频率合成功能不够的问题对开环与闭环两种基本的DLL分别提出 了改进的方案。针对开环DLL占用面积过大的缺陷，设计了三层次的结构;而针 对闭环DLL频率覆盖范围不够广，面积较大的缺陷，设计了带隙基

  3. 所属分类：硬件开发

    • 发布日期：2010-09-20
    • 文件大小：5242880
    • 提供者：mydream729620

  1. CMOS锁相环和延迟锁相设计与研究(北大硕士论文).

  2. 锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，几乎所有的数字集成电路中都采用锁相时钟产生电路来提供片内高速时钟。随着SoC技术的出现，作为IP建库的重要内容，对锁相环电路的研究和设计也具有了更加重要的意义。 本文首先简要介绍了锁相技术的历史和发展，及其现状与研究方向。第二章中对锁相环的原理和各种特性进行了详细的介绍，主要包括相位/频率响应、稳定性和噪声特性等方面的分析。第三章给出了各种典型的锁相环子模块电路和系统结构，重点介绍了鉴频鉴相器、电荷泵和压控振荡

  3. 所属分类：电信

    • 发布日期：2011-05-18
    • 文件大小：1048576
    • 提供者：robertqi

  1. 基于FPGA的相控阵延迟聚焦算法的实现

  2. 在整个超声相控阵系统中，延迟聚焦算法是关键，提高延迟量的精度可以提高整个系统精度。本课题通过对超声相控阵技术中的延迟细分法则的研究，最终实现两种延迟模式，粗延迟和细延迟。粗延迟是指发射脉冲高电平的持续时间只能是延迟模块的控制时钟周期的整数倍；在细延迟中我们可以对延迟模块的控制时钟进行多相位的分频，最终可以提高延迟模块可以达到的精度。FPGA内部集成的增强型锁相环可以实现多相位时钟信号，利用这些多相位的时钟信号，我们可以将延迟量的精度提高。本设计是基于FPGA平台，巧妙地借助FPGA内部集成的增

  3. 所属分类：嵌入式

    • 发布日期：2013-08-04
    • 文件大小：2097152
    • 提供者：d674545363

  1. FPGA内全数字延时锁相环的设计

  2. 现场可编程门阵YSJ(FPGA)的发展已经有二十多年，从最初的1200门发展到了 目前数百万门至上千万门的单片FPGA芯片。现在，FPGA已广泛地应用于通信、 消费类电子和车用电子类等领域，但国内市场基本上是国外品牌的天下。 在高密度FPGA中，芯片上时钟分布质量变的越来越重要，时钟延迟和时钟 偏差已成为影响系统性能的重要因素。目前，为了消除FPGA芯片内的时钟延迟， 减小时钟偏差，主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法，而其 各自又分为数字设计和模拟设计。虽然用模拟的方法实

  3. 所属分类：硬件开发

    • 发布日期：2018-01-10
    • 文件大小：2097152
    • 提供者：drjiachen

  1. 一种宽带模拟延迟锁定环的设计

  2. 模拟延迟锁定环的设计，里面有详细的设计，可做为设计参考用，很不错的 延迟锁相环的基本原理,对数字延迟锁相环和模拟延迟锁相环的特点进行了分析,由于模拟锁相环的结构简单,抖动性能好,本文选用了模拟延迟锁相环. 然后对现有的模拟延迟锁相环电路模块以及整体结构的设计方法进行了研究和比较. 在此基础上,本文设计了一个延迟线级数可调、多相位输出的模拟延迟锁相环,它可以根据输入信号的频率选择不同的延迟线级数,扩大了延迟锁相环的锁定范围;利用多路选择电路,确保了输出多相位的正确性;引入了一个粗调电路加快了锁定

  3. 所属分类：电信

    • 发布日期：2018-10-12
    • 文件大小：22020096
    • 提供者：yishuibihan

  1. 一种消除反馈延迟的全数字锁相环

  2. 一种消除反馈延迟的全数字锁相环，孙高阳，刘亚静，针对传统数字锁相环存在的反馈滞后造成系统动、静态性能退化的问题，本文提出一种消除反馈滞后一拍的方法，以无反馈滞后理想数字

  3. 所属分类：其它

    • 发布日期：2020-02-03
    • 文件大小：460800
    • 提供者：weixin_38647517

  1. FPGA内全数字延时锁相环的设计.pdf

  2. 现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片.现在,FPGA已广泛地应用于通信,消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下. 在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素.目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计.虽然用模拟的方法实现的DLL所占用

  3. 所属分类：硬件开发

    • 发布日期：2020-08-22
    • 文件大小：2097152
    • 提供者：kid040

  1. 基于锁相环的高速示波器等效采样系统设计

  2. 采用小数分频锁相环芯片ADF4351作为采样时钟发生器，利用FPGA进行等精度测频，运用差频法顺序等效采样原理，设计了最高等效采样率为160 GS/s的高速示波器等效采样系统。同时通过时钟分配器和数字延迟线产生交替采样时钟，利用4片最高采样率为250 MS/s的8 bit ADC进行时间交替采样，使系统的最高实时采样率达到1 GS/s。由于采用低抖动的时钟源，系统在DC到500 MHz的设计带宽内保持了良好的噪声性能，信噪比优于基于DDS技术的等效采样系统。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：456704
    • 提供者：weixin_38689477

  1. 基于流水线技术的全数字锁相环设计

  2. 为了提高全数字锁相环的系统运行速度、降低系统功耗，同时提高锁相系统的动态性能与稳态性能，提出一种基于流水线技术的全数字锁相环。采用电子设计自动化技术完成了该系统的设计，并对所设计的电路进行了计算机仿真与分析。仿真结果证明，该锁相环中数字滤波器的参数能够根据相位误差的大小进行动态调节，既可加快锁相速度，又能增强系统的稳定性。利用流水线技术优化的整体电路能够减小系统延迟，降低系统总功耗。该锁相环可作为功能模块嵌入到片上系统，具有十分广泛的用途。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：1031168
    • 提供者：weixin_38582793

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：156672
    • 提供者：weixin_38684328

  1. 模拟延迟脉冲锁相环的简单非相关TOA估计研究

  2. 在基于平方率的能量检测脉冲超宽带通信系统中，采用了较简单的模拟脉冲锁相环实现脉冲信号的同步和到达时间（TOA）的估计。提出了利用模拟延迟锁相环（ADLL）构建一种精确度高、实现简单的TOA估计算法；并对该算法性能进行了分析。仿真验证了该方法的有效性，并解决了在非视距（NLOS）环境下的精确测距问题。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：301056
    • 提供者：weixin_38715772

  1. 模拟技术中的改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：322560
    • 提供者：weixin_38673909

  1. 基于数字锁相环的晶振频率同步模块设计

  2. 为满足现代通信技术、雷达技术、电子测量以及光电应用领域对高稳定度高准确度时钟的要求，设计了一种基于数字锁相环的晶振同步系统。系统以基于FPGA数字延迟线的高分辨率鉴频鉴相器以及在MicroBlaze核中实现的卡尔曼数字环路滤波器为核心，通过16 bit DAC微调本地晶振振荡频率，使其同步于GPS秒脉冲，从而获得了高准确度高、稳定度的本地时钟。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：237568
    • 提供者：weixin_38698943

  1. EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：285696
    • 提供者：weixin_38741531

  1. 电源技术中的高频感应加热电源的锁相控制

  2. 摘要：提出了一种超音频感应加热电源的锁相控制技术，利用锁相环的锁相滤波功能，使逆变器具有平稳他激与自激的转换过程；在锁相环中引入延迟环节，不但补偿了控制电路的固有延迟，而且使逆变器具有精确的超前触发时间。 关键词：电流型逆变器；感应加热；锁相控制1 概述由于感应加热电源是热处理的重要设备，其控制方案历来备受关注。由于热处理现场作业条件复杂，干扰因素较多，在设计时要尽量减少干扰源和减弱或消除外界干扰对系统的影响，因此，根据实际情况控制方案不停地在改进中。感应加热电源逆变器按其负载补偿电容所处

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：66560
    • 提供者：weixin_38640984

  1. 一种锁定相位编程可调全数字锁相环设计

  2. 1 引 言 锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。 经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器4部分组成。在输入信号频率稳定条件下，锁相环锁定时输出信号与输入信号正交。在通信和其他很多应用领域，

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：159744
    • 提供者：weixin_38732463

  1. 光纤稳相微波频率传输中相干瑞利噪声的影响与抑制

  2. 利用光纤进行相位稳定的微波频率参考的远距离分配，在深空科学研究、基础物理测量以及多基地雷达技术方面有着广泛的应用需求。研究了基于往返相位校正的光纤稳相传输理论，建立了稳相传输的理论模型，搭建了基于光电延迟锁相环的光纤稳相传输实验系统，理论分析并实验研究了相干瑞利散射噪声对系统传输相位稳定性的影响。研究发现相干瑞利散射噪声不仅直接造成远端信号信噪比恶化，并且通过锁相环路转化为系统残余相位噪声，进一步恶化远端信号的稳定性，成为影响稳相传输系统性能的主要因素。针对该问题，提出了双波长的稳相传输技术，有

  3. 所属分类：其它

    • 发布日期：2021-02-06
    • 文件大小：3145728
    • 提供者：weixin_38629976

  1. 改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：727040
    • 提供者：weixin_38728555

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：396288
    • 提供者：weixin_38655998
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