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搜索资源列表

  1. EDA实验 时序逻辑电路设计

  2. 用VHDL设计一个具有异步复位及同步置位的可逆计数器，并加上七段显示译码器模块完成显示功能，结合UP-SOPC1000实验系统，通过QuartusII软件对其进行仿真和硬件测试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-22
    • 文件大小：793600
    • 提供者：ljjieyi

  1. 同步状态机的原理、结构和设计___(寇飞强).ppt

  2. 同步状态机的原理、结构和设计FSM用来解决一般时序逻辑电路问题，包括同步/异步时序逻辑 状态寄存器 当前状态（现态）寄存器 组合逻辑电路 三段式状态机

  3. 所属分类：专业指导

    • 发布日期：2009-08-13
    • 文件大小：614400
    • 提供者：KOUTENGQIANG

  1. EDA 技术实用教程

  2. 目 录 第1 章 概述.......................................................................................................................... 1 1.1 EDA 技术及其发展................................................................................................ 1

  3. 所属分类：硬件开发

    • 发布日期：2009-08-24
    • 文件大小：6291456
    • 提供者：sfhgky

  1. 数字逻辑试题及答案1-5

  2. 数字逻辑试题及答案 1、设计一个带控制端的组合逻辑电路 2、分析电路与设计电路 3、用D触发器设计一个0110序列检测器，X为序列输入，Z为检测输出 4、同步时序逻辑电路与异步时序逻辑电路设计与分析

  3. 所属分类：专业指导

    • 发布日期：2010-03-21
    • 文件大小：643072
    • 提供者：zolo08

  1. 数字逻辑与数字系统设计习题答案王永军 李景华

  2. 第一章 数字逻辑基础 作业及参考答案 （2008.9.25） P43 1-11 已知逻辑函数 ，试用真值表、卡诺图和逻辑图表示该函数。 解：（1）真值表表示如下： 输 入 输出 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 （2）卡诺图表示如下： 00 01 11 10 0 0 1 0 1 1 1 1 1 1 由卡诺图可得 ＝ （3）逻辑图表示如下： 1-12 用与非门和或非门实现下列函数，并画出

  3. 所属分类：C

    • 发布日期：2010-03-29
    • 文件大小：5242880
    • 提供者：cheerup8

  1. 数字逻辑课件（从第一章到第五章）

  2. 该课件包含了主从JK触发器、同步时许逻辑电路、异步时序逻辑电路等等

  3. 所属分类：专业指导

    • 发布日期：2010-05-05
    • 文件大小：1048576
    • 提供者：this_yun

  1. 触发器与时序逻辑电路

  2. 本章首先介绍触发器和同步时序电路的分析，然后介绍寄存器、计数器等常用集成时序电路，最后对异步时序电路的分析也给予了简单介绍。

  3. 所属分类：专业指导

    • 发布日期：2010-09-21
    • 文件大小：587776
    • 提供者：superuser007

  1. 异步时序逻辑电路

  2. 数字逻辑的第六章异步时序逻辑电路PPT，6.2 脉冲异步时序电路 6.2.2 脉冲异步时序逻辑电路的分析 图文详解

  3. 所属分类：专业指导

    • 发布日期：2013-11-22
    • 文件大小：1048576
    • 提供者：u012916450

  1. 异步时序逻辑电路的设计,数字电路实验,华中科技大学

  2. 异步时序逻辑电路的设计,数字电路实验,华中科技大学

  3. 所属分类：专业指导

    • 发布日期：2014-03-08
    • 文件大小：360448
    • 提供者：wangchenmin_

  1. 华中科技大学计算机学院数字逻辑实验报告

  2. 华中科技大学计算机学院数字逻辑实验报告 2013年 《常用中规模集成电路的VHDL设计》 实验一：异步时序逻辑电路的设计 实验二：常用中规模集成电路的VHDL设计

  3. 所属分类：专业指导

    • 发布日期：2014-05-28
    • 文件大小：421888
    • 提供者：wangtaocs

  1. 异步时序逻辑电路例题

  2. 异步时序逻辑电路例题，异步时序逻辑电路的设计与分析例题，从而简化异步时序逻辑电路的分析与设计。

  3. 所属分类：C

    • 发布日期：2014-06-20
    • 文件大小：275456
    • 提供者：u011973592

  1. 数电异步时序逻辑电路

  2. 数字逻辑电路里我觉得最难的一章中的异步时序逻辑电路，在该资源中有许多经典的例题和解题思路、分析方法等等，是一个不错的资源！！！

  3. 所属分类：专业指导

    • 发布日期：2008-11-19
    • 文件大小：218112
    • 提供者：qiaofeng9106

  1. 比较牛逼的数字逻辑课件

  2. 序言 第一章 数制与码制 第二章 逻辑代数基础 第三章 集成门电路 第四章 组合逻辑电路 第五章 触发器 第六章 同步时序逻辑电路 第七章 异步时序逻辑电路 第八章 可编程逻辑电路

  3. 所属分类：专业指导

    • 发布日期：2008-11-27
    • 文件大小：945152
    • 提供者：austin69998

  1. FPGA入门：表面现象揭秘——逻辑关系 下

  2. 在今天的数字系统应用中，纯粹用组合逻辑来实现一个复杂功能的应用几乎绝迹了。时序逻辑在时钟驱动下，能够按部就班的完成各种复杂的任务，也能够非常便利的达到时序要求，并且能够解决各种异步处理带来的亚稳态问题。因此，时序逻辑设计的一些方法和手段是大家必须掌握和熟练应用的。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：91136
    • 提供者：weixin_38742532

  1. 基于可编程计数器的时序逻辑电路设计

  2. 0 引言 　　各种MSI中规模数字集成电路都有自己的主要特性和应用目标，如果进行非常规使用，则改变它的使用方向，就可进一步发挥其功能和作用。扩展专用集成电路的应用领域是一项有实际意义的研究。本文研究了MSI可编程计数器改变应用方向的逻辑修改方法及时序逻辑电路的设计技术。 　　1 基本原理 　　74LSl61是可编程中规模同步4位二进制加法计数器，图1为其图形符号。其中，Q3，Q2，Q1，Q0为计数状态输出端；C为进位输出端；EP，ET为计数控制端；为预置数控制端；D3～D0为预置数输入端；

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：296960
    • 提供者：weixin_38668672

  1. 元器件应用中的中规模时逻辑集成计数器

  2. 在数字电路中，把记忆输人脉冲个数的操作称为计数，计数器就是实现计数操作的时序逻辑电路。计数 器应用非常广泛，除用于计数、分频外，还用于数字测量、运算和控制，从小型数字仪表到大型数字电子 计算机，几乎无所不在，是任何现代数字系统中不可缺少的组成部分。 　　计数器的种类很多，按其进制不同分为二进制计数器、十进制计数器、N进制计数器；按触发器翻转是否 同步分为异步计数器和同步计数器；按计数时是增还是减分为加法计数器、减法计数器和加/减法（可逆 ）计数器。下面首先介绍二进制计数器。 　　1．集成二进

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：516096
    • 提供者：weixin_38559346

  1. 通信与网络中的同步和异步的区别-电平异步时序逻辑电路

  2. 脉冲异步时序电路和同步时序电路有两个共同的特点： 　　● 电路状态的转换是在脉冲作用下实现的。 　　在同步时序电路中尽管输入信号可以是电平信号或者脉冲信号，但电路的状态转换受统一的时钟脉冲控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路状态输入端直接提供。 　　● 电路对过去输入信号的记忆是由触发器实现的。 　　在同步时序电路中采用带时钟控制端的触发器；而在脉冲异步时序电路中既可用带时钟控制端的触发器，也可用非时钟控制触发器。 　

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：41984
    • 提供者：weixin_38653443

  1. 常用时序逻辑部件

  2. 这一章主要是介绍常用的时序逻辑功能部件。如计数器、移位寄存器的分析与设计方法以及集成计数器、集成移位寄存器的原理及应用。它是本课程的重点内容之一，我们一定要掌握好！ 在学习时要注意同步、异步计数器和移位寄存器的工作原理及设计方法；同步式集成计数器T214、异步式集成计数器T210以及集成移位寄存器T454的工作原理及应用。 在学习是我们把这一章的内容共分为三节，它们分别是： §1.计数器 §2.寄存器与移位寄存器 §3.序列信号发生器

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：108544
    • 提供者：weixin_38669832

  1. IC设计常见的异步电路处理故障

  2. 0.引言 　　大四保研到实验室正好碰到师兄师姐们找工作，听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计，全部使用同步技术进行设计，所有寄存器器使用一个全局时钟驱动“。可在实际项目中，我又发现现代芯片设计中很难只使用一个时钟，时钟分频逻辑、时钟选择多路器，除了多时钟，有时还必须在两个不同的时钟间传递数据。也就是异步电路处理问题（两个没有特定关系的时钟传递数据被认为是异步的）。”异步电路很复杂“会有很多设计的不确定

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：311296
    • 提供者：weixin_38506798

  1. 为什么在 Verilog HDL 设计中一定要用同步而不能用异步时序逻辑？

  2. 同步时序逻辑是指表示状态的寄存器组的值只可能在确定的触发条件发生时刻改变。只能由时钟的正跳沿或负跳沿触发的状态机就是一例。always (posedge clock) 就是一个同步时序逻辑的触发条件, 表示由该 always 控制的 begin end 块中寄存器变量重新赋值的情形只有可能在 clock 正跳沿发生。　　而异步时序逻辑是指触发条件由多个控制因素组成，任何一个因素的跳变都可以引起触发。记录状态的寄存器组其时钟输入端不是都连结在同一个时钟信号上。例如用一个触发器的输出连结到另一个触发

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：114688
    • 提供者：weixin_38678521
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