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  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. EDA大作业--含异步清零和同步时钟的模可变计数器设计（VHDL）

  2. CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。

  3. 所属分类：专业指导

    • 发布日期：2009-11-09
    • 文件大小：144384
    • 提供者：hefeiyan

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 计数范围为0～999的BCD计数器

  2. 计数范围为0～999的BCD计数器并在七段显示数码管上显示出来加法计数器的动作是，每次时钟脉冲信号CLK的上升沿到来时，计数器会将计数值加1。作为计数器还应该由一个使能端EN和清零端CLR：当使能端EN为高电平“1”时，计数器开始计数；当使能端EN为低电平“0”时，计数器停止计数；清零端CLR一般由同步清零和异步清零两种，当清零端CLR为高电平“1”时有效；反之无效。

  3. 所属分类：专业指导

    • 发布日期：2010-01-08
    • 文件大小：138240
    • 提供者：yinheng1314

  1. CMS164技术资料

  2. CMS164 是带异步清零的8 位串行输入/并行输出移位寄存器，有两位串行数据输入 端A、B，一个异步清零端，一个时钟端，八个并行数据输出端。清零端置为低电平时，所 有输入无效，所有输出口清零。对于数据输入端A 和B，如果输入端A 一直为高电平，则 输入数据将取决于数据输入端B 的状态；如果输入端B 一直为高电平，则输入数据将取决 于数据输入端A 的状态；任何一个为低电平，输入数据都为低。在时钟输入端输入上升沿 且达到延时要求时数据才会被触发。

  3. 所属分类：Java

    • 发布日期：2010-03-03
    • 文件大小：51200
    • 提供者：XHVLSH

  1. 基于数字电路的自售饮料机设计报告

  2. 自售饮料机设计报告它的投币口每次只能投入一元或五角。投入一元五角的硬币后机器自动给出一杯饮料，投入两元（两个一元）硬币后，给出饮料同时找回五角硬币一枚，要求采用带异步清零功能的边沿JK触发器设计，给出整体的设计图纸，并且绘制出在AB=00开始的时间状态的时序图。

  3. 所属分类：专业指导

    • 发布日期：2010-03-23
    • 文件大小：390144
    • 提供者：labourlibo

  1. 在MAX+PLUS II中，使用图形编辑器设计一个3位的十进制加法计数器，使用VHDL语言设计一个D触发器

  2. 1.在图形编辑器中设计一个3位的十进制加法计数器，以xxxcnt3.gdf命名保存(‘xxx’为您的姓名拼音首字母)。器件设定为EPM7128LC84-6。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。进行波形仿真，验证功能正确。分析此电路的最高计数频率。 2.修改这个计数器的归零值，使其计数到119就归零，增加异步清零功能，加法计数/减法计数控制功能。 3.在文本编辑器中使用VHDL语言设计一个D触发器,具有反向输出端。命名为xxxdff.vhd，仿真验证。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：167936
    • 提供者：bi_qianyu

  1. verilog HDL经典程序实例135例

  2. Verilog HDL程序设计教程》程序例子，带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【

  3. 所属分类：嵌入式

    • 发布日期：2010-07-23
    • 文件大小：158720
    • 提供者：do622

  1. 用verilog写的一个分频器

  2. 用verilog写的一个分频器，具有异步清零，同步置数，可实现任意分频

  3. 所属分类：专业指导

    • 发布日期：2010-10-04
    • 文件大小：260096
    • 提供者：qianguang1989

  1. 74hc164完整资料

  2. 很详细的中文资料，CMS164是带异步清零的8位串行输入/并行输出移位寄存器，有两位串行数据输入 端A、B，一个异步清零端，一个时钟端，八个并行数据输出端

  3. 所属分类：专业指导

    • 发布日期：2010-11-05
    • 文件大小：62464
    • 提供者：vilove2007

  1. 异步清零T触发器的VHDL代码以及

  2. vhdl 触发器设计 T触发器 QUARTUS II 实现

  3. 所属分类：其它

    • 发布日期：2010-12-10
    • 文件大小：163840
    • 提供者：gjh_a

  1. 王金明：《Verilog HDL程序设计教程》135例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：嵌入式

    • 发布日期：2011-02-24
    • 文件大小：130048
    • 提供者：zhlyz2003

  1. EDA实验报告 异步清除十进制加法计数器的设计

  2. 异步清除是指复位信号有效时，直接将计数器的状态清零。在本设计中，复位信号为clr，低电平有效；时钟信号时clk，上升沿是有效边沿。在clr清除信号无效的的前提下，当clk的上升沿到来时，如果计数器原态是9（“1001”），计数器回到0（“0000”）态，否则计数器的状态将加1。

  3. 所属分类：专业指导

    • 发布日期：2011-05-19
    • 文件大小：104448
    • 提供者：xiancc

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 用VHDL编程：异步清零的D触发器

  2. 虽然简单，不过也是自己的编------------------

  3. 所属分类：专业指导

    • 发布日期：2011-06-30
    • 文件大小：1024
    • 提供者：wushang923

  1. 异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的testbench测试程序和仿真波形

  2. 异步清零、技术使能、数据加载等不同使能的4位计数器的Verilog源程序以及对应的testbench测试程序和仿真波形，已经测试过了，已经测试过了，欢迎下载，收取大家2个财富值，希望大家多多包涵，自己的csdn账号也没有财富值了。

  3. 所属分类：其它

    • 发布日期：2014-03-16
    • 文件大小：344064
    • 提供者：hxuhongming

  1. 一个带异步清零端的同步可逆模10计数器

  2. 一个带异步清零端的同步可逆模10计数器。同时提供1位LED数码管计数显示。M为 控制端，M=0，增1计数器，M=1，减1计数器；clr为清零端，高电平有效。Start:启动信号，高电平有效。

  3. 所属分类：硬件开发

    • 发布日期：2014-07-01
    • 文件大小：288768
    • 提供者：zhiwensun

  1. Verilog4位寄存器程序（可调时钟周期）

  2. Verilog FPGA 4位寄存器 异步清零 同步置数 可调时钟周期

  3. 所属分类：其它

    • 发布日期：2018-04-22
    • 文件大小：150528
    • 提供者：weixin_39603637

  1. 异步清零和同步清零置数区别

  2. 本文以实例的方式讲解了异步清零和同步清零置数区别以及区分方法，希望对你有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：63488
    • 提供者：weixin_38750721

  1. VHDL 实验三 含异步清零和同步使能的加法计数器

  2. 这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟 选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验 原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按 键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向 下）则加法器不工作。

  3. 所属分类：其它

    • 发布日期：2020-12-24
    • 文件大小：407552
    • 提供者：weixin_43469207
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