注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 基于DDR2SDRAM的高速大容量异步FIFO的设计与实现

  2. 基于DDR2SDRAM的高速大容量异步FIFO的设计与实现

  3. 所属分类：专业指导

    • 发布日期：2010-06-28
    • 文件大小：118784
    • 提供者：yk00110011

  1. Camera+Link接口的异步FIFO设计与实现

  2. 介绍了异步FIFO在Camera Link接口中的应用，将Camera Link接口中的帧有效信号 FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点，解决 了异步FIFO设计中存在的两个关键问题：一是尽量降低电路中亚稳态的出现概率；二是如何产生空、 满等相应的控制信号。为Camera Link4妻口提供了稳定的视频数据及控制信号。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-10
    • 文件大小：412672
    • 提供者：baiyu113727

  1. 基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现

  2. 为了解决高速实时系统中海量数据的缓存问题，提出了一种基于DDR2 SDRAM的高速大容量异步FIFO的设计方案。

  3. 所属分类：其它

    • 发布日期：2011-06-21
    • 文件大小：366592
    • 提供者：sophy688

  1. Altera FIFO开发资料

  2. altera_ug_fifo.pdf audio_dac_fifo.rar FIFO中文应用笔记.pdf FIFO基础知识.doc FPGASoPC软硬件协同设计纵横谈.pdf FPGA的VGA视频输出工程文件// freedev_vga FPGA的VGA视频输出工程文件.rar FreeDev FPGA音频开发环境和平台构建.pdf Nios系统基础上的UItra DMA数据传输模式.doc SD_Card_Audio// Audio_DAC_FIFO_altera的ip核 DE2_SD_C

  3. 所属分类：硬件开发

    • 发布日期：2013-07-26
    • 文件大小：12582912
    • 提供者：originator

  1. 基于Verilog HDL的异步FIFO设计与实现

  2. 本文提出一种新颖的异步FIFO设计方案，它通过先比较读写地址并结合象限检测法产生异步的空/满标志，再把异步的空/满标志同步到相应的时钟域。通过仿真验证，该方法是稳定有效的。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：90112
    • 提供者：weixin_38692100

  1. 高速异步FIFO的设计与实现

  2. 本文根据实际工作的需要．给出了一种利用片内RAM构造FIFO器件的设计，重点强调了设计有效．可靠的握手信号FULL和EMPTY的方法。并在LATTICE公司的FPGA芯片LFXP2-5E上实现。

  3. 所属分类：其它

    • 发布日期：2020-08-08
    • 文件大小：142336
    • 提供者：weixin_38554781

  1. 模拟技术中的异步FIFO的设计与实现

  2. FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 　　当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，未读走数据有可能被新数据覆盖，因而导致数据丢失。为了解决这个问题，就必须增加一些控制信号和状态信号，控制信号如pusb、pop，状态信号。 　　

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：79872
    • 提供者：weixin_38717359

  1. 基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

  2. 为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求，通过研究FIFO的基本工作原理，利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器（MIG）实现FPGA与DDR2的存储器接口，并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理，并设计了专门的测试模块。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：249856
    • 提供者：weixin_38750761

  1. Camera Link接口的异步FIFO设计与实现

  2. 介绍了异步FIFO在Camera Link接口中的应用，将Camera Link接口中的帧有效信号FVAL和行有效信号LVAL引入到异步FIFO的设计中。分析了FPGA中设计异步FIFO的难点，解决了异步FIFO设计中存在的两个关键问题：一是尽量降低电路中亚稳态的出现概率；二是如何产生空、满等相应的控制信号。为Camera Link接口提供了稳定的视频数据及控制信号。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：294912
    • 提供者：weixin_38631197

  1. EDA/PLD中的基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：186368
    • 提供者：weixin_38667581

  1. RFID技术中的高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：202752
    • 提供者：weixin_38572979

  1. 单片机与DSP中的一种异步FIFO的设计方法

  2. 摘要：使用FIFO同步源自不同时钟域的数据是在数字IC设计中经常使用的方法，设计功能正确的FUFO会遇到很多问题，探讨了两种不同的异步FIFO的设计思路。两种思路都能够实现功能正确的PIFO。 关键词：异步FIFO 握手 同步 二进制 格雷码本文所研究的FIFO，从硬件的观点来看，就是一块数据内存。它有两个端口，一个用来写数据，就是将数据存入FIFO；另一个用来读数据，也就是将数据从FIFO当中取出。与FIFO操作相关的有两个指针，写指针指向要写的内存部分，读指针指向要读的内存部分。FI

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：74752
    • 提供者：weixin_38750007

  1. 通信与网络中的SDH中E1／VC-12异步映射的设计与实现

  2. 摘要：分析了同步数字体系中2．048Mlaps支路信号E1异步映射进VC一12 的过程，并根据正/零/负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步FIFO读控制实现了此异步映射过程的正／零／负码速调整。同时，为了在异步时钟域之间可靠地传递数据，采用格雷码实现读时钟域对写指针的采样。该设计通过了功能仿真、综合及FPGA验证。 　　SDH(Synchronous Digital Hierarchy，同步数字体系)是一种有机地接合了高速大容量光纤传输技术和智能网技术的新

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：432128
    • 提供者：weixin_38650516

  1. 通信与网络中的基于FPGA的以太网MII接口扩展设计与实现

  2. 摘??? 要：本文介绍了基于FPGA、功能经过扩展的以太网MII接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步FIFO缓冲和4b/5b编解码器4个部分组成。 　　关键词：100M以太网ＭII；FPGA；奇偶分频器；4b/5b编解码；异步双口FIFO   引言 　　传统以PC为中心的互联网应用现已开始转向以嵌入式设备为中心。据网络专家预测，将来在互联网上传输的信息中，有70%来自小型嵌入式系统，因此，对嵌入式系统接入因特网的研究是有必要的。目前有两种方法可以实现单片机系统接入因

  3. 所属分类：其它

    • 发布日期：2020-12-05
    • 文件大小：92160
    • 提供者：weixin_38734993

  1. 异步FIFO的VHDL设计

  2. 摘要：给出了一个利用格雷码对地址编码的羿步FIFO的实现方法，并给出了VHDL程序，以解决异步读写时钟引起的问题。   关键词：FIFO双口RAM格雷码VHDLFIFO（先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rd

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：84992
    • 提供者：weixin_38552305

  1. 基于DDR3 SDRAM的大容量异步FIFO缓存系统的设计与实现

  2. 本设计以对大量实时采集数据进行缓存为背景，硬件采用Micron公司的1GB SODIMM DDR3 和Kintex-7系列FPGA的片上FIFO，软件通过研究DDR3的基本工作原理编写用户接口模块，同时结合片上FIFO的控制模块完成异步FIFO缓存系统的设计，通过改变异步FIFO的读写时钟就可以实现数据的跨时钟域传输。该设计通过VivadoChipscope进行调试和检测，测试显示：基于DDR3 SDRAM的FIFO实现了最高480M的数据传输率，64~512位的总线宽度，容量最大为1 GB，说

  3. 所属分类：其它

    • 发布日期：2021-01-26
    • 文件大小：1048576
    • 提供者：weixin_38704156

  1. 异步FIFO的设计与实现

  2. FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 　　当数据从一个时钟驱动的模块进入另一个时钟驱动的模块时，未读走数据有可能被新数据覆盖，因而导致数据丢失。为了解决这个问题，就必须增加一些控制信号和状态信号，控制信号如pusb、pop，状态信号。 　　

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：71680
    • 提供者：weixin_38633475

  1. 异步FIFO的VHDL设计

  2. FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（f

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：90112
    • 提供者：weixin_38502639

  1. 基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：227328
    • 提供者：weixin_38752282

  1. 高速异步FIFO的设计与实现

  2. 摘要：本文主要研究了用FPGA芯片实现异步FIFO的一种方法。通过对FPGA芯片内部EBRSRAM的深入研究．提出了一种利用格雷码对地址进行编码的异步FIFO设计方案。实践证明．增加了系统可靠性和应用灵活性。 　　引言 　　现代集成电路芯片中，随着设计规模的不断扩大．一个系统中往往含有数个时钟。多时钟带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO(First In First Out)是解决这个问题的一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：267264
    • 提供者：weixin_38607864
« 12 3 4 5 »