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  1. 智能全数字锁相环的设计

  2. 在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。

  3. 所属分类：电信

    • 发布日期：2011-06-30
    • 文件大小：55296
    • 提供者：daixizheng

  1. 基于FPGA的全数字锁相环设计

  2. 在FPGA片内实现全数字锁相环用途极广。本文在集成数字锁相环74297的基础上进行改进，设计了锁相状态检测电路，配合CPU对环路滤波参数进行动态智能配置，从而使锁相环快速进入锁定状态，在最短时间内正常工作并且提高输出频率的质量。

  3. 所属分类：电信

    • 发布日期：2011-06-30
    • 文件大小：297984
    • 提供者：daixizheng

  1. 锁相环原理与分析

  2. PLL锁相环的电路原理构成以及计算公式,简明且非常实用,快速学会

  3. 所属分类：硬件开发

    • 发布日期：2013-11-11
    • 文件大小：619520
    • 提供者：vlismxc

  1. 宽带CMOS锁相环中的VCO设计

  2. 宽带CMOS锁相环中的VCO设计 论文基于特许半导体(Chartered)0．189m CMOS-1-_艺，设计了一个覆盖范围为 1．8GHz-3GHz的VCO，首先总结了VCO的研究现状，并根据应用背景明确了VCO的设计 指标，详细分析了VCO的设计理论，包括振荡器工作原理、VCO性能指标、常用结构以及 相位噪声理论等，在此基础上总结了VCO相位噪声优化技术。论文采用两个VCO切换， 结合电容开关阵列切换的方式实现1．8GHz-3GHz的宽调谐范围。5-bits的二进制控制信号 对子频带进行

  3. 所属分类：讲义

    • 发布日期：2014-06-08
    • 文件大小：2097152
    • 提供者：happsky

  1. 单相光伏逆变器关键技术探讨

  2. 以TMS320F28335为核心处理器，对单相光伏逆变器的A/D采样、锁相环、滤波器设计3项关键技术进行探讨。文中给出了A/D采样硬件电路、快速傅里叶算法、锁相环硬件电路和软件编程思路，以及LCL滤波器基本约束条件以及电感磁环对滤波的影响。通过对300 W单相逆变器参数的设计完成了实验样机，并实现并网。

  3. 所属分类：其它

    • 发布日期：2020-07-26
    • 文件大小：86016
    • 提供者：weixin_38691220

  1. 一种快速锁定锁相环的方案设计

  2. 提出了一种锁相环快速锁定的方案，在传统锁相环基础上，额外设置辅助充电模块，此模块可实现在输入参考时钟与反馈时钟频率差距较大时，提供大电流对滤波器中的电容充电，在临近锁定状态时退出快速锁定模式切断充电通路，因此极大地缩短了的锁定时间，并基于电路仿真验证了方案的可行性与稳定性。

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：497664
    • 提供者：weixin_38739837

  1. 快速锁定pll 锁相环

  2. 在快速锁定锁相环中对数控振荡器的增益校准 本发明涉及在快速锁定锁相环中对数控振荡器的增益校准。一种移动装置的设备，其可以为移动通信校准RF电路。所述设备可以包括：锁相环(PLL)，其包括数控振荡器(DCO)；以及耦合到所述PLL的一个或多个处理器。所述一个或多个处理器可以基于无线信道的目标频率来确定所述DCO的粗调设置；并且基于校准粗调设置的校准DCO增益值来计算所述粗调设置的DCO增益值。 锁相环快速锁定方法 本发明是一种在频率跃变后，快速锁定II型锁相环(PLL)而又不大量降级输出信号的方法

  3. 所属分类：电信

    • 发布日期：2020-10-09
    • 文件大小：118489088
    • 提供者：weixin_44035342

  1. 基于新型数字锁相环的三相电压型PWM整流器

  2. 提出基于坐标变换理论的新型数字锁相环，用以在三相电网电压出现频率偏移时，快速跟踪系统频率的变化，实现锁相功能。建立基于新型数字锁相环的三相电压型PWM整流器模型，分析了所提出的锁相环的电路结构和工作原理。通过仿真验证，新型数字锁相环能够准确快速锁定系统相位，PWM整流器可实现单位功率因数运行。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：518144
    • 提供者：weixin_38711972

  1. 模拟技术中的基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：227328
    • 提供者：weixin_38589774

  1. EDA/PLD中的可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：285696
    • 提供者：weixin_38741531

  1. 工业电子中的快速锁相环电路

  2. 本节所介绍的电路主要是借鉴“BangBang控制”的思想，采用全通和全关的方法，对电机逆变桥进行控制。由于TC9242最终稳速后，APC和AFC的理想输出应为2.5V。因此，整个系统相当一个闭环反馈系统，先给定一个参考电压（2.5V），然后使锁相环输出APC和AFC快速收敛于参考电压（2.5V），以使系统锁相稳速，电路的具体实现框图如图1所示： 　　图1 电机快速锁相稳速原理框图 　　如图1所示，当电机转速低于锁定转速时，UP和UF均为2.5V，经10倍放大后，UAP和UAF均为+15V

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：137216
    • 提供者：weixin_38632146

  1. 工业电子中的快速锁相稳速控制

  2. 在电机控制环路中，电机和负载的惯性妨碍了电机瞬时地跟随差频的变化，由于检测器输出电压的平均值为零，因而不会运动到锁定状态，只有当差额落在伺服系统带出（通常小于100Hz）之内，才有可能被琐定。显然，不论是有位置传感器电机的锁相稳速，还是无位置传感器电机的锁相稳速，它们的锁相稳速电路只是最基本的锁相环稳速控制电路。实验中，必须使电机加速至锁相稳速范围，并在锁相范围内把电机由电流环或双闭环控制切换至锁相环，以使电机正确锁相，其调节过程不仅复杂，而且电机进人锁相稳速点很慢。因此，对于应用于航天领域的磁

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：90112
    • 提供者：weixin_38596267

  1. 基于高速CMOS时钟的数据恢复电路设计与仿真

  2. 文中基于2.5 GB/s的高速型数据收发器模型，采用SMIC 0.18 μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含：提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路；采用电流逻辑模式前端电路构成的复用CDR环路；滤除亚稳态时钟的采样超前、滞后鉴相器；选择时钟与相位插值的控制时钟电路，以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测，测试结果表明：电路对于2.5 GB/s的差分输入数据，可快速高效完成数据恢复和时钟定时复位，

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：2097152
    • 提供者：weixin_38540782

  1. 基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：274432
    • 提供者：weixin_38633083

  1. 快速锁相环电路

  2. 本节所介绍的电路主要是借鉴“BangBang控制”的思想，采用全通和全关的方法，对电机逆变桥进行控制。由于TC9242终稳速后，APC和AFC的理想输出应为2.5V。因此，整个系统相当一个闭环反馈系统，先给定一个参考电压（2.5V），然后使锁相环输出APC和AFC快速收敛于参考电压（2.5V），以使系统锁相稳速，电路的具体实现框图如图1所示： 　　图1 电机快速锁相稳速原理框图 　　如图1所示，当电机转速低于锁定转速时，UP和UF均为2.5V，经10倍放大后，UAP和UAF均为+15V，

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：167936
    • 提供者：weixin_38626943

  1. 快速锁相稳速控制

  2. 在电机控制环路中，电机和负载的惯性妨碍了电机瞬时地跟随差频的变化，由于检测器输出电压的平均值为零，因而不会运动到锁定状态，只有当差额落在伺服系统带出（通常小于100Hz）之内，才有可能被琐定。显然，不论是有位置传感器电机的锁相稳速，还是无位置传感器电机的锁相稳速，它们的锁相稳速电路只是基本的锁相环稳速控制电路。实验中，必须使电机加速至锁相稳速范围，并在锁相范围内把电机由电流环或双闭环控制切换至锁相环，以使电机正确锁相，其调节过程不仅复杂，而且电机进人锁相稳速点很慢。因此，对于应用于航天领域的磁悬

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：112640
    • 提供者：weixin_38729269

  1. ADI - 驱动高压锁相环频率合成器电路的VCO

  2. 锁相环(PLL)电路是由压控振荡器(VCO)和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图1.锁相环框图　　图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：241664
    • 提供者：weixin_38740827

  1. ADI：驱动高压锁相环频率合成器电路的VCO

  2. 锁相环（PLL）电路是由压控振荡器（VCO）和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图1.锁相环框图　　图1所示为基于PLL的频率合成器框图。VCO生成输出信号。通过PLL将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：238592
    • 提供者：weixin_38592847

  1. 驱动高压锁相环频率合成器电路的VCO

  2. 相环(PLL)电路是由压控振荡器(VCO)和鉴相器组成的反馈系统，振荡器信号跟踪施加的频率或相位调制信号是否具有正确的频率和相位。需要从固定低频率信号生成稳定的高输出频率时，或者需要频率快速变化时，都可以使用 PLL。典型应用包括采用高频率、电信和测量技术实现滤波、调制和解调，以及实现频率合成。　　图 1 所示为基于 PLL 的频率合成器框图。VCO 生成输出信号。通过 PLL 将其保持在设定频率，并锁定到基准频率。基准频率通常由非常精准的石英振荡器提供。在锁相环电路的反馈路径部分，在鉴相器前通

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：183296
    • 提供者：weixin_38655682

  1. 可实现快速锁定的FPGA片内延时锁相环设计

  2. 微电子技术的持续发展使得FPGA具有更高的系统集成度和工作频率。系统性能较大程度上决定于系统的时钟延迟和偏斜。由于FPGA具有丰富的可编程逻辑资源及时钟网络，随之而来的时钟延迟问题使得用户设计的性能大打折扣。FPGA中的DLL模块可提供零传播延时，消除时钟偏斜，从而进一步提高了FPGA的性能和设计的灵活性。 　　PLL是常用的时钟管理电路，主要是基于模拟电路设计实现的，而DLL主要是基于数字电路设计实现的。虽然在时钟综合能力上比PLL差，但由于具有设计仿真周期短，抗干扰性强，以及工艺可移植等特

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：396288
    • 提供者：weixin_38655998
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