在实际的DFT设计中，存在对测试覆盖率有较大损害的两种情况：一种存在于数字逻辑-模拟逻辑（包括存储器）输入-输出处之阴影部分，另一种存在于特定的多芯片封装情况下未绑出的输入-输出焊垫处。二者的共同点在于：测试模式下部分逻辑的不可控或不可观测。

伴随着现代大规模集成电路制造工艺的快速发展，设计工程师必需直面芯片制造过程中可能产生的物理缺陷。现今流行的可测试性设计(DFT：DesignForTestability)应运而生，并为保证芯片的良品率担任着越来越重要的角色。 　　在DFT设计中，测试覆盖率及其测试效率是最重要的指标。一方面，理想的设计目标当然希望测试能够遍及整个芯片的逻辑，尽管理想值100%是不容易达到的;另一方面，测试效率亦非常重要，设计工程师总希望用最少的测试向量达到预期的测试覆盖率，来降低芯片的测试成本。 　　当然，DFT