点数信息
www.dssz.net
注册会员
|
设为首页
|
加入收藏夹
您好,欢迎光临本网站!
[请登录]
!
[注册会员]
!
首页
移动开发
云计算
大数据
数据库
游戏开发
人工智能
网络技术
区块链
操作系统
模糊查询
热门搜索:
源码
Android
整站
插件
识别
p2p
游戏
算法
更多...
在线客服QQ:632832888
当前位置:
资源下载
搜索资源 - 数电课设verilog做成数字钟
下载资源分类
移动开发
开发技术
课程资源
网络技术
操作系统
安全技术
数据库
行业
服务器应用
存储
信息化
考试认证
云计算
大数据
跨平台
音视频
游戏开发
人工智能
区块链
在结果中搜索
所属系统
Windows
Linux
FreeBSD
Unix
Dos
PalmOS
WinCE
SymbianOS
MacOS
Android
开发平台
Visual C
Visual.Net
Borland C
CBuilder
Dephi
gcc
VBA
LISP
IDL
VHDL
Matlab
MathCAD
Flash
Xcode
Android STU
LabVIEW
开发语言
C/C++
Pascal
ASM
Java
PHP
Basic/ASP
Perl
Python
VBScript
JavaScript
SQL
FoxBase
SHELL
E语言
OC/Swift
文件类型
源码
程序
CHM
PDF
PPT
WORD
Excel
Access
HTML
Text
资源分类
搜索资源列表
数电课设verilog做成数字钟
1、设计一个具有‘时’、‘分’、‘秒’的十进制数字显示(小时从00~23)计时器。 2、整点报时。仿中央人民广播电台的整点报时信号,即从第59分50秒算起,每隔2秒钟发出一次信号,连续5次,最后一次信号结束即达到整点。不同步扣2分,可通过LED闪烁实现。 3、实现手动校时、校分、校秒功能。(缺一项扣一分,如果利用系统时钟校时,扣1分) 4、定时与闹钟功能,只需要设置分钟和小时。手动设置能在设定的时间发出闹铃声,声音用LED实现。 5、设计一个10个数的倒计时,闪烁显示,闪烁频率自定(无闪烁扣
所属分类:
其它
发布日期:2020-12-06
文件大小:729088
提供者:
ssslevel