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搜索资源列表

  1. Altera的TimeQuest时序分析器

  2. TimeQuest 时序分析器是 一种 ASIC 功能时序分析器，支持业界标准 Synopsys 设计约束 (SDC) 格式。TimeQuest 分析器支持收集应用程序接口 (API) ，可以直接访问设计中的端口、引脚、单元或者节点。您可以利用 TimeQuest 分析器中指定的任何有效约束或者工具命令语言 (Tcl) 命令来使用收集 API 。

  3. 所属分类：专业指导

    • 发布日期：2009-07-09
    • 文件大小：1048576
    • 提供者：whj5878088

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18874368
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19922944
    • 提供者：jiemizhe000

  1. UML系统分析设计与应用案例.pdf

  2. 第一部分 基础篇 第1章 绪论 3 1.1 统一建模语言UML 3 1.1.1 UML的背景 3 1.1.2 UML的发展 3 1.1.3 UML的内容 5 1.1.4 UML的主要特点 5 1.1.5 UML的功能 6 1.1.6 UML的组成 7 1.2 Rational统一过程（Rational Unified Process） 9 1.2.1 RUP的发展 9 1.2.2 什么是RUP 10 1.2.3 过程概览 11 1.2.4 时间轴 12 1.2.5 迭代 14 1.2.6 工作

  3. 所属分类：Web开发

    • 发布日期：2010-05-20
    • 文件大小：13631488
    • 提供者：haitang357

  1. xilinx FPGA开发实用教程

  2. Xilinx FPGA开发实用教程》系统讲述了Xilinx FPGA的开发知识,包括FPGA开发简介、Verilog HDL语言基础、基于Xilinx芯片的HDL语言高级进阶、ISE开发环境使用指南、FPGA配置电路及软件操作、在线逻辑分析仪ChipScope的使用、基于FPGA的数字信号处理技术、基于System Generator的DSP系统开发技术、基于FPGA的可编程嵌入式开发技术、基于FPGA的高速数据连接技术和时序分析原理以及时序分析器的使用11章内容，各章均以实例为基础，涵盖了F

  3. 所属分类：硬件开发

    • 发布日期：2010-07-11
    • 文件大小：4194304
    • 提供者：justtobe

  1. Xilinx FPGA开发实用教程

  2. Xilinx FPGA开发实用教程》系统讲述了Xilinx FPGA的开发知识,包括FPGA开发简介、Verilog HDL语言基础、基于Xilinx芯片的HDL语言高级进阶、ISE开发环境使用指南、FPGA配置电路及软件操作、在线逻辑分析仪ChipScope的使用、基于FPGA的数字信号处理技术、基于System Generator的DSP系统开发技术、基于FPGA的可编程嵌入式开发技术、基于FPGA的高速数据连接技术和时序分析原理以及时序分析器的使用11章内容，各章均以实例为基础，涵盖了F

  3. 所属分类：专业指导

    • 发布日期：2011-07-21
    • 文件大小：4194304
    • 提供者：he428

  1. PrimeTime上手的例子，有注释，很方便

  2. PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次，并且和Synopsys其它工具整合得很紧密。

  3. 所属分类：硬件开发

    • 发布日期：2012-07-22
    • 文件大小：18432
    • 提供者：ghghghghgh2222

  1. EDA/PLD中的SignalTapII ELA的FPGA在线调试技术

  2. 在设计基于FPGA的电子系统时，一般需要用示波器、逻辑分析仪等外部测试设备进行输入输出信号的测试，借助测试探头把信号送到测试设备上进行观察分析。当然，前提是需要保留足够多的引脚，以便能选择信号来驱动I／O进行测试。但是外部的测试设备在测试FPGA系统时，常会遇到这样的情况：FPGA的I／O引脚数量不够丰富，PCB布线和封装丁艺复杂导致I／O引脚引出困难，外部测试探头有影响FPGA信号时序和完整性的可能。 　　如果能在FPGA内部嵌入具有外部测试设备功能的逻辑测试模块，那么以上问题就可以一一解决

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：184320
    • 提供者：weixin_38567956

  1. 通信与网络中的布局规划器概述

  2. 布局规划器（Floorplanner）是一个用来查看和编辑物理位置约束的交互式图形接口程序，用其可以通过物理位置约束并映射成目标器件内部资源的布局约束。对于设计中所选定的器件，可以通过人工或自动的为式在布局规划器中进行布局：在ISE设计工具早期的版本中通常只能通过Floorplanner来进行逻辑单元的布局规划，但在新的ISE版本中对器件内部的逻辑资源的布局规划和物哩位置的约束既可以利用Floorplanner来实现，也可以用PACE完咸。布局规划器的一个新特性是可以与时序分析器一起分析及观察设

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：41984
    • 提供者：weixin_38518006

  1. EDA/PLD中的时序后析器

  2. 时序分析器Timing Analyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户可以通过时序分析了解到约束满足或没有满足的原因，时序分析器的主要功能如下．  　　（l）针对时序约束做时序分析。　　（2）针对自动产生的约束做时序分析。　　（3）通过定义起始点和结束的方式针指定路径 ，并对用户指定的路径做时序分析。　　（4）通过定义Clock和I/O Timing的方式针指定路径做时序分析，　　（5）生成叫定制的XML时序报眚（TWX）．　　（6）把XML时序报告中的路径或

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：27648
    • 提供者：weixin_38651929

  1. EDA/PLD中的PathTracin9是某条路径的设置窗口

  2. PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Latch RAMs、3-state buffers，input and output pins和Set or Reset log，如图1所示． 　　图1  选择扣开或关闭分析某条路径 　　图标（Analyze Against User Specified Paths by Clock and IO Timeing）是让时序分析器对用户指定的路径做详细分析，用户指定的路径是通过指定时钟和I/

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：179200
    • 提供者：weixin_38714653

  1. StaticTimingAnalyzer：用Python实现的逻辑电路静态时序分析器（2018）-源码

  2. 静态时序分析器 用Python实现的逻辑电路静态时序分析器 :electric_plug: :high_voltage: （2018） 该分析器实现了几个部分，并输出HTML files 。 它在从Verilog ＆ C创建的自定义设计获得的门级网表上起作用。 使用SCL JSON file和包含Timing Constraints ， Net Capacitances和Clock Skews SCL JSON file作为输入，系统： 从GUI提取模块名称并在门级网表文件中找到它 搜索标

  3. 所属分类：其它

    • 发布日期：2021-02-18
    • 文件大小：922624
    • 提供者：weixin_42136837

  1. PathTracin9是某条路径的设置窗口

  2. PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Latch RAMs、3-state buffers，input and output pins和Set or Reset log，如图1所示． 　　图1  选择扣开或关闭分析某条路径 　　图标（Analyze Against User Specified Paths by Clock and IO Timeing）是让时序分析器对用户指定的路径做详细分析，用户指定的路径是通过指定时钟和I/

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：310272
    • 提供者：weixin_38623366

  1. 时序后析器

  2. 时序分析器Timing Analyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序，用户可以通过时序分析了解到约束满足或没有满足的原因，时序分析器的主要功能如下．  　　（l）针对时序约束做时序分析。　　（2）针对自动产生的约束做时序分析。　　（3）通过定义起始点和结束的方式针指定路径 ，并对用户指定的路径做时序分析。　　（4）通过定义Clock和I/O Timing的方式针指定路径做时序分析，　　（5）生成叫定制的XML时序报眚（TWX）．　　（6）把XML时序中的路径或元件链接

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：24576
    • 提供者：weixin_38617851

  1. SignalTapII ELA的FPGA在线调试技术

  2. 在设计基于FPGA的电子系统时，一般需要用示波器、逻辑分析仪等外部测试设备进行输入输出信号的测试，借助测试探头把信号送到测试设备上进行观察分析。当然，前提是需要保留足够多的引脚，以便能选择信号来驱动I／O进行测试。但是外部的测试设备在测试FPGA系统时，常会遇到这样的情况：FPGA的I／O引脚数量不够丰富，PCB布线和封装丁艺复杂导致I／O引脚引出困难，外部测试探头有影响FPGA信号时序和完整性的可能。 　　如果能在FPGA内部嵌入具有外部测试设备功能的逻辑测试模块，那么以上问题就可以一一解决

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：232448
    • 提供者：weixin_38673812