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  1. VHDL时钟倍频的设计

  2. library IEEE; Library UNISIM; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use UNISIM.vcomponents.all; entity pin_test is port ( rst_manu_h :in std_logic; clk_in :in std_logic; FPGA_CR2 :out std_logic;

  3. 所属分类：硬件开发

    • 发布日期：2009-06-04
    • 文件大小：2048
    • 提供者：longwindpoem

  1. 基于FPGA的多种分频设计与实现

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2010-01-09
    • 文件大小：176128
    • 提供者：william69

  1. FPGA时钟讲解技巧

  2. 主要讲了FPGA设计中时钟的设计，已经时钟分频倍频等技巧

  3. 所属分类：硬件开发

    • 发布日期：2010-01-09
    • 文件大小：664576
    • 提供者：luoyejsa

  1. MAX3625B中文资料

  2. MAX3625B是一款低抖动、精密时钟发生器，优化用于网络设备。器件内置晶体振荡器和锁相环(PLL)时钟倍频器，以产生高频时钟输出，用于以太网、10G光纤通道及其它网络设备。 Maxim专有的PLL设计提供了超低抖动和优异的电源噪声抑制性能，将网络设备的设计风险降至最低。 MAX3625B具有3路LVPECL输出。可选择的输出分频器和反馈分频器允许在一定范围内设置输出频率。

  3. 所属分类：网络基础

    • 发布日期：2010-06-22
    • 文件大小：698368
    • 提供者：ayumishiwo

  1. 在通讯手持设备当中，参考时钟的贡献就像心脏对人体的作用一样，丝毫的差异都将导致系统功能的紊乱。之所以定义它为参考，是因为这类产品能否正常工作完全依赖于该时钟的精确度;而且一旦有误差存在，该误差就会随着倍频的增加而介入应用端的工作频段，无论是

  2. 在通讯手持设备当中，参考时钟的贡献就像心脏对人体的作用一样，丝毫的差异都将导致系统功能的紊乱。之所以定义它为参考，是因为这类产品能否正常工作完全依赖于该时钟的精确度;而且一旦有误差存在，该误差就会随着倍频的增加而介入应用端的工作频段，无论是基带的数字和模拟部分还是射频的上变频和下变频都会受到影响。通常参考时钟所采用的中心频点都在10MHz~30MHz，而且目前大多数都采用13MHz，20MHz，或26MHz，尤其是当射频和基带共用参考时钟时以13MHz和26MHz最多。　　为什么要采用13MH

  3. 所属分类：专业指导

    • 发布日期：2010-12-29
    • 文件大小：197632
    • 提供者：yang1012wei

  1. 利用FPGA内部DLL实现数字时钟恢复

  2. 摘 要 首先分析了数字时钟恢复电路的原理，然后介绍一种利用XILINX FPGA内部数字延时锁定回路DLL的倍频功能，从 接收的异步数据中恢复数据时钟的方法。

  3. 所属分类：硬件开发

    • 发布日期：2011-01-11
    • 文件大小：143360
    • 提供者：l177807800

  1. 基于pll verilog 写的倍频器

  2. 直接用pll写的一个5倍时钟的倍频器，用modelsim已经验证好。

  3. 所属分类：硬件开发

    • 发布日期：2012-04-16
    • 文件大小：134144
    • 提供者：denglisong149

  1. 用FPGA 实现高频时钟的分频和多路输出

  2. 摘　要:FPGA(现场可编程逻辑门阵列) 内部集成了四个全数字片内延时锁定环电路(Delay - Locked Loop ,缩写为 DLL) ,利用它能够实现对芯片输入时钟的零延时输出和时钟倍频,分频以及镜像操作等多种控制功能。本文就是用 DLL 的功能来实现对64MHz 的高频时钟的分频和多路输出。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-14
    • 文件大小：151552
    • 提供者：shuaishuai122

  1. 系统时钟的简要

  2. 在STM32中，有五个时钟源，分别是为HSI、HSE、LSI、LSE、PLL。 HSI内部高速RC振荡时钟，8MHz；HSE，外部高速时钟，4M__16MHZ；LSI，内部低速RC 时钟，40KHZ;LSE外部低速时钟，32.768KHz；PLL锁相环倍频，由图可知，可以选择HSE/2、HSI/2、HSE，倍频系数可以是2——16，但是不要超过72MHz。

  3. 所属分类：C

    • 发布日期：2013-01-02
    • 文件大小：20480
    • 提供者：xinyang2100

  1. C8051F120倍频成功

  2. 成功将C8051F120系统时钟 倍频4倍，想要其他倍数调一下系数就可以了

  3. 所属分类：硬件开发

    • 发布日期：2014-07-05
    • 文件大小：46080
    • 提供者：changshu1

  1. 频率分频、倍频

  2. 利用Verilog HDL语言实现时钟的分频、倍频。

  3. 所属分类：硬件开发

    • 发布日期：2015-06-17
    • 文件大小：60416
    • 提供者：sinat_29106181

  1. STM32F2 内部时钟倍频

  2. STM32F2单片机使用内部晶振倍频至120M

  3. 所属分类：C

    • 发布日期：2016-06-12
    • 文件大小：1048576
    • 提供者：dqq_9258

  1. STM32F411CEu6系统时钟寄存器配置

  2. STM32F411CEu6的系统时钟倍频配置 25M外部晶振 嘀嗒延时

  3. 所属分类：硬件开发

    • 发布日期：2016-12-20
    • 文件大小：159744
    • 提供者：fuyanhuangyan

  1. TMS320F28335时钟（1） -----PLL倍频器的初始化详解.docx

  2. 网上搜集，个人对28335时钟设置的理解，关于PLL倍频器的初始化设置

  3. 所属分类：硬件开发

    • 发布日期：2019-07-20
    • 文件大小：413696
    • 提供者：ade3050

  1. C8051F120倍频函数

  2. 函数原型：void ClockConfig(void) 入口参数：无 出口参数：无 功能描述：系统时钟的初始化配置，采用PLL倍频22.1184M*4=88.4736M 完全按照芯片手册上的步骤给C8051F120单片机倍频，在我的单片机上倍频成功

  3. 所属分类：硬件开发

    • 发布日期：2014-07-05
    • 文件大小：2048
    • 提供者：changshu1

  1. 文在分析传统倍频电路实现缺陷的基础上设计的实用倍频电路

  2. 文在分析传统倍频电路实现缺陷的基础上，利用时钟和D触发器配 合设计实现了一个全数字型倍频电路

  3. 所属分类：专业指导

    • 发布日期：2010-10-23
    • 文件大小：31744
    • 提供者：airlende

  1. CoolRunner-II器件的时钟分频器模块

  2. 在CoolRunner-Ⅱ器件中，嵌入了时钟分频器(Clock Dividr)模块(XC2C128以⊥的器件)，如图1所示．该佼块为独立的硬核，不占用器件中的宏单元，分频系数为2、4、6、8 lO 12、占空比为50％且延迟非常小(典型值为50 ps)。 　　图１　时钟分频器模块 　　需要分频的时钟信号由全局时钟输入脚(GCK2)输入，尽管分频系数为鸭数倍，但是可利用CootRunne-Ⅱ器件巾双沿触发器功能．也可实砚奇数的时钟分频，如实现时钟的3分频，如图2所示。 　　图２　３分

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：113664
    • 提供者：weixin_38736562

  1. Silicon Lab 四频XO和VCXO器件

  2. Silicon Laboratories今日宣布以Si530 和 Si550 系列的振荡器 (XOs) 和压控振荡器 (VCXOs) 进入频率控制市场，这些振荡器適用於频率高达 1.4 GHz的應用。这些产品系列包括业界首例四频 XO 和 VCXO 器件系列。应用该公司获得业界认可的 DSPLL:registered: 技术，Si550 和 Si530 系列提供业界最短生产周期、最高可靠性和最优性能，成为应用于如网络设备、基站、测试和测量设备、存储区域网络和视频系统的理想产品。 Silicon

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：62464
    • 提供者：weixin_38662367

  1. 光电混合的光时钟分频/倍频器

  2. 提出并分析验证了一种光电混合结构的光时钟分频/倍频器系统，该系统通过光电转换后的反馈调制来实现光时钟信号的分频/倍频操作。分频过程类似于D触发器的输出信号反馈控制输入端信号的原理；在不更换器件的情况下，简单改变反馈顺序，还可以实现光时钟信号的倍频。从时/频域的角度分别讨论了分频/倍频的原理，在实验上验证了所提方案的可行性，从一路10 GHz的光时钟信号出发分别得到了5 GHz的光、电分频时钟信号和20 GHz的光时钟倍频信号。该系统结构简单，性能稳定，对光信号的波长透明且无需光、电滤波，并同时具

  3. 所属分类：其它

    • 发布日期：2021-02-25
    • 文件大小：5242880
    • 提供者：weixin_38736652

  1. 8x PLL的特性-TCL流-sky130进程角的时钟倍频器-源码

  2. 8x PLL的特性-TCL流-sky130进程角的时钟倍频器 PLL作为时钟倍频器的块DIAGARAM如下： 这里M = 8 通过室内室温下130nm ss角的香料仿真测试 PD电路输出 红色：时钟2 \蓝色：时钟1 \橙色：向上信号\绿色：向下信号 分频器电路输出 红色：输出时钟蓝色：输入时钟 电荷泵（CP）输出 红色：电荷泵输出电压 VCO输出 PLL输出 预布局仿真的PLL输出如下： 红色：参考时钟蓝色：输出时钟除以8黄色：下降信号棕色：上升信号粉红色（顶部）：ChargePum

  3. 所属分类：其它

    • 发布日期：2021-02-12
    • 文件大小：89088
    • 提供者：weixin_42162216
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