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搜索资源列表

  1. VHDL语言100例

  2. VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第17例 奇偶校验器 第18例 映射单元库及其使用举 第19例 循环边界常数化测试 第20例 保护保留字 第21例 进程

  3. 所属分类：其它

    • 发布日期：2009-08-20
    • 文件大小：332800
    • 提供者：sfhgky

  1. verilog编写的加法树乘法器（流水线）

  2. 程序用verilog语言编写了一个具有流水线结构的加法树乘法器。

  3. 所属分类：其它

    • 发布日期：2010-03-09
    • 文件大小：3072
    • 提供者：fengyingjia

  1. 阵列乘法器——组成原理课程设计

  2. 乘法器的常规设计是适用“串行移位”和“并行加法”相结合的方法，这种方法并不需要很多器件。然而串行方法毕竟太慢，执行一次乘法的时间至少是执行一次加法时间的n倍，不能满足科学技术对高速乘法所提出的要求。自从大规模集成电路问世以来，高速的单元阵列乘法器应运而生，出现了各种形式的流水线阵列乘法器，它们属于并行乘法器，提供了极快的速度。阵列乘法器采用类似于人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去

  3. 所属分类：专业指导

    • 发布日期：2011-01-03
    • 文件大小：1048576
    • 提供者：longxingxueyuan

  1. 64bit 乘法器

  2. 64位booth整数乘法器，在.13工艺库下综合能达到500MHz，采用了流水线技术

  3. 所属分类：嵌入式

    • 发布日期：2011-12-22
    • 文件大小：70656
    • 提供者：tangminnudt

  1. FPGA 乘法器

  2. Verilog HDL的全并行乘法器，基于流水线的乘法器，设计说明及代码

  3. 所属分类：其它

    • 发布日期：2012-08-28
    • 文件大小：306176
    • 提供者：lz_15219600

  1. 用Verilog实现阵列乘法器

  2. 用Verilog实现阵列乘法器，采用的是流水线的做法

  3. 所属分类：硬件开发

    • 发布日期：2013-11-11
    • 文件大小：1024
    • 提供者：u011637113

  1. 基于门逻辑的四位乘法器

  2. 用verilog写的纯门逻辑的4个四bit的数相乘的乘法器，流水线设计，仿真正确！

  3. 所属分类：硬件开发

    • 发布日期：2014-08-29
    • 文件大小：6291456
    • 提供者：u010738852

  1. 4位流水线乘法器

  2. verilog里用流水线的方法实现乘法器

  3. 所属分类：硬件开发

    • 发布日期：2017-08-03
    • 文件大小：106496
    • 提供者：weixin_36670529

  1. 流水线乘法器verilog HDL代码设计

  2. 多级流水线结构，是一种并行的方式，将相邻的两个部分的结果再加到最终的输出乘积上，即排列成一个二叉树形式的结构。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-15
    • 文件大小：1024
    • 提供者：reborn_lee

  1. 基于FPGA Verilog的并行乘法器设计

  2. Verilog 串行流水线式DSP乘法器设计，代码通过仿真以及下板调试，从输入到输出只用了三个时钟周期

  3. 所属分类：机器学习

    • 发布日期：2020-04-20
    • 文件大小：2048
    • 提供者：jiyishizhe

  1. 一种无乘法器的DLMS导航抗干扰算法设计

  2. 卫星导航信号具有发射功率弱、信号载波和码元易丢失等特点，很容易受到强信号的压制式干扰。采用自适应天线阵列对导航信号进行抗干扰处理，设计使用适合导航信号的功率倒置算法来实现抗干扰。提出了一种基于CORDIC算法的无乘法器结构的DLMS算法设计，CORDIC算法引入的流水线延迟适用于空时二维DLMS算法，延迟不会影响空时二维DLMS算法的收敛特性及估计误差。详细介绍了CORDIC乘法单元的设计、空时二维DLMS的相关参数的设计，在Simulink上完成了系统的仿真，最后给出了仿真结果，验证了设计的正

  3. 所属分类：其它

    • 发布日期：2020-07-29
    • 文件大小：88064
    • 提供者：weixin_38714910

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：416768
    • 提供者：weixin_38546817

  1. 基于FPGA的流水线单精度浮点数乘法器设计

  2. 针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明，在相同的硬件条件下，本文所设计的浮点乘法器与基4-Boot

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：811008
    • 提供者：weixin_38586942

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：419840
    • 提供者：weixin_38699492

  1. 一种无乘法器的DLMS导航抗干扰算法设计

  2. 卫星导航信号具有发射功率弱、信号载波和码元易丢失等特点，很容易受到强信号的压制式干扰。采用自适应天线阵列对导航信号进行抗干扰处理，设计使用适合导航信号的功率倒置算法来实现抗干扰。提出了一种基于CORDIC算法的无乘法器结构的DLMS算法设计，CORDIC算法引入的流水线延迟适用于空时二维DLMS算法，延迟不会影响空时二维DLMS算法的收敛特性及估计误差。详细介绍了CORDIC乘法单元的设计、空时二维DLMS的相关参数的设计，在Simulink上完成了系统的仿真，最后给出了仿真结果，验证了设计的正

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：833536
    • 提供者：weixin_38750721

  1. 单片机与DSP中的FIR滤波器中的再定相流水线乘法器

  2. 有时，个别系数要比其他所有系数的流水线延迟都多。我们可以用f［n］z-d来模拟这种延迟。如果我们现在加上一个正延迟： 　　两个延迟就可以相互抵消了。将此转换成硬件形式就意味着对于直接形式的FIR滤波器，我们必须使用寄存器前面第歹个位置的输出。 　　这一原则如图（a）所示。图（b）给出了具有两个延迟的再定相流水线乘法器的一个示例。 　　图 再定相FIR滤波器　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-13
    • 文件大小：66560
    • 提供者：weixin_38509656

  1. EDA/PLD中的基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了进一步

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：312320
    • 提供者：weixin_38740201

  1. 用于基于环律的公钥密码系统的高速多项式乘法器体系结构

  2. 许多基于格的密码系统都基于具有错误的Ring学习（Ring-LWE）问题的安全性。这些基于Ring-LWE的密码系统中最关键且运算量最大的操作是多项式乘法。 在本文中，我们利用数字理论变换为基于Ring-LWE的公钥密码系统建立了一个高速多项式乘法器。 我们提出了一种通用的流水线多项式乘法体系结构，以在大约（（nlg n）= 4 + n = 2）个时钟周期内计算两个n次多项式的乘积。 此外，我们引入了一些通用的优化技术来减少所需的ROM.storage。 在Spartan-6 FPGA上进行的实

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：1048576
    • 提供者：weixin_38672800

  1. 基于Ring-LWE的公钥密码系统的有效多项式乘法器体系结构

  2. 基于Ring-LWE的公钥密码系统最关键和计算最密集的操作是多项式乘法。 在本文中，我们介绍了几种优化技术，以利用数论变换（NTT）加速多项式乘法。 我们建议预先计算常数多项式的N TT，以减少NTT计算的次数。 为了降低位反转操作的成本，引入了一种优化技术来即时执行它。 我们还提出了一种提高蝶形算子利用率的技术。 而且，利用了取消引理来减少所需的ROM存储。 基于这些优化，我们提出了一种通用的流水线多项式乘法架构，该架构需要大约（n lg n + 1.5n）个时钟周期来计算两个n次多项式的乘积

  3. 所属分类：其它

    • 发布日期：2021-03-12
    • 文件大小：808960
    • 提供者：weixin_38535428

  1. 基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行乘法的周期息息相关。因此，为了进一步提高

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：435200
    • 提供者：weixin_38747906
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