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搜索资源列表

  1. Verilog语言编写的流水线CPU

  2. 组成原理实验课的内容 用Verilog语言写的流水线CPU，五级流水

  3. 所属分类：专业指导

    • 发布日期：2010-03-24
    • 文件大小：4194304
    • 提供者：njucsqxf

  1. 流水项CPU项目源码

  2. 基于quartus平台开发的一个流水CPU，Verilog语言设计实现，计算机系统综合课程设计项目

  3. 所属分类：专业指导

    • 发布日期：2010-12-04
    • 文件大小：1048576
    • 提供者：ogretzar

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2011-01-24
    • 文件大小：3145728
    • 提供者：xumo0611

  1. verilog流水线CPU

  2. 五级流水CPU，除了最基本的条件、非条件转移指令，算术、逻辑运算指令和访存指令等，还实现了弹压栈指令、子程序调用和返回指令、除法指令和三角函数指令。 代码风格可能不太好，仅供大家参考。

  3. 所属分类：专业指导

    • 发布日期：2011-02-06
    • 文件大小：576512
    • 提供者：roymaztang

  1. vhdl多级流水CPU设计.rar

  2. vhdl多级流水CPU设计.rarvhdl多级流水CPU设计.rar

  3. 所属分类：硬件开发

    • 发布日期：2011-07-09
    • 文件大小：2097152
    • 提供者：xiaoka261

  1. cache的CPU设计.rar

  2. vhdl多级流水带cache的CPU设计.rarvhdl多级流水带cache的CPU设计.rar

  3. 所属分类：硬件开发

    • 发布日期：2011-07-09
    • 文件大小：15728640
    • 提供者：xiaoka261

  1. 5级无Cache流水CPU源代码

  2. 5级无Cache流水CPU源代码，程序的某些初始值不是原版本，仅供参考。

  3. 所属分类：硬件开发

    • 发布日期：2012-02-24
    • 文件大小：439296
    • 提供者：zhouyang209117

  1. 基于mips的5级流水cpu verilog

  2. 基于mips的基本5级流水线cpu verilog实现 有结构图

  3. 所属分类：C/C++

    • 发布日期：2012-03-02
    • 文件大小：1048576
    • 提供者：zhaoyux1027

  1. SystemC 设计 MIPS CPU 文档

  2. [摘要] 本实验利用SystemC作为开发工具，Visual Stdio 2005作为开发平台，设计实现了一个5周期流水线的MIPS CPU,使其能够执行一些基本的MIPS指令（加法，位移，条件跳转和绝对跳转）,利用 Forwarding技术消除了 采用 MIPS 设计架构所带了的Hazard。并且配套设计了一个四路组关联的Cache。在 MIPS 的流水设计上，笔者采用了控制信号分阶段译出、指令各个阶段保存的创新性设计思想，虽然此设计并不具有相对于李亚明教科书上设计的优势，但笔者通过自己的实

  3. 所属分类：专业指导

    • 发布日期：2008-07-09
    • 文件大小：796672
    • 提供者：pigoneand

  1. 5级流水cpu--

  2. 该文档描述了一个5级流水cpu,采用的是vhdl语言。

  3. 所属分类：OS

    • 发布日期：2012-08-20
    • 文件大小：1048576
    • 提供者：weinidan

  1. 流水cpu设计

  2. 5段流水cpu设计完整源代码，调试运行都通过的

  3. 所属分类：硬件开发

    • 发布日期：2014-04-22
    • 文件大小：1048576
    • 提供者：qq_14851439

  1. 计算机组织结构课程设计-8位无cache五级流水CPU

  2. 计算机组织结构课程设计-8位无cache五级流水CPU

  3. 所属分类：嵌入式

    • 发布日期：2014-11-23
    • 文件大小：1048576
    • 提供者：u010670579

  1. 8位无Cache的5段流水CPU总体设计

  2. 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，可以采用两种方式：（1）利用TEC-CA平台上的16位RAM来存放8位的指令；（2

  3. 所属分类：嵌入式

    • 发布日期：2015-01-29
    • 文件大小：1048576
    • 提供者：u010741201

  1. 流水cpu加cache

  2. 五级流水cpu，cache存储，30条指令，延时槽实现

  3. 所属分类：专业指导

    • 发布日期：2015-05-18
    • 文件大小：899
    • 提供者：qq_28303485

  1. 8位无Cache的5段流水CPU

  2. 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，可以采用两种方式：（1）利用TEC-CA平台上的16位RAM来存放8位的指令；（2

  3. 所属分类：嵌入式

    • 发布日期：2015-06-08
    • 文件大小：1048576
    • 提供者：lqq2324

  1. 非流水CPU VHDL文件

  2. 非流水CPU VHDL文件 QuartusII

  3. 所属分类：硬件开发

    • 发布日期：2016-09-12
    • 文件大小：1026048
    • 提供者：i12344

  1. 非流水cpu设计结构

  2. 非流水cpu设计结构

  3. 所属分类：硬件开发

    • 发布日期：2016-09-12
    • 文件大小：392192
    • 提供者：i12344

  1. 北航计组Verilog流水线CPU

  2. 北航16级老学长的P6课设，仅供参考，抄袭责任自负 五级流水线CPU

  3. 所属分类：硬件开发

    • 发布日期：2018-10-06
    • 文件大小：14336
    • 提供者：qq_36535690

  1. verlog语言五级MIPS流水CPU

  2. 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。

  3. 所属分类：硬件开发

    • 发布日期：2020-06-24
    • 文件大小：4194304
    • 提供者：Master_Lin_007

  1. riscv-cpu-verilog-code：大二上学期MS108大作业，verilog实现五级流水cpu-源码

  2. riscv-cpu-verilog-code：大二上学期MS108大作业，verilog实现五级流水cpu

  3. 所属分类：其它

    • 发布日期：2021-02-10
    • 文件大小：187392
    • 提供者：weixin_42097557
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