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搜索资源列表

  1. 带暂停的六级流水dlx设计

  2. Verilog写的六级流水线带暂停的cpu的代码

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：10240
    • 提供者：wwwtiancaiwww

  1. 流水项CPU项目源码

  2. 基于quartus平台开发的一个流水CPU，Verilog语言设计实现，计算机系统综合课程设计项目

  3. 所属分类：专业指导

    • 发布日期：2010-12-04
    • 文件大小：1048576
    • 提供者：ogretzar

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2011-01-24
    • 文件大小：3145728
    • 提供者：xumo0611

  1. vhdl多级流水CPU设计.rar

  2. vhdl多级流水CPU设计.rarvhdl多级流水CPU设计.rar

  3. 所属分类：硬件开发

    • 发布日期：2011-07-09
    • 文件大小：2097152
    • 提供者：xiaoka261

  1. cache的CPU设计.rar

  2. vhdl多级流水带cache的CPU设计.rarvhdl多级流水带cache的CPU设计.rar

  3. 所属分类：硬件开发

    • 发布日期：2011-07-09
    • 文件大小：15728640
    • 提供者：xiaoka261

  1. 计算机原理课程设计实验报告

  2. 用ISE开发的一个五级流水线cpu，有子程序调用和乘除法等进阶功能。

  3. 所属分类：硬件开发

    • 发布日期：2011-07-18
    • 文件大小：762880
    • 提供者：yinbanghu08

  1. SystemC 设计 MIPS CPU 文档

  2. [摘要] 本实验利用SystemC作为开发工具，Visual Stdio 2005作为开发平台，设计实现了一个5周期流水线的MIPS CPU,使其能够执行一些基本的MIPS指令（加法，位移，条件跳转和绝对跳转）,利用 Forwarding技术消除了 采用 MIPS 设计架构所带了的Hazard。并且配套设计了一个四路组关联的Cache。在 MIPS 的流水设计上，笔者采用了控制信号分阶段译出、指令各个阶段保存的创新性设计思想，虽然此设计并不具有相对于李亚明教科书上设计的优势，但笔者通过自己的实

  3. 所属分类：专业指导

    • 发布日期：2008-07-09
    • 文件大小：796672
    • 提供者：pigoneand

  1. 流水线仿真程序 解读流水线cpu设计原理

  2. 解读流水线cpu设计原理，通过软件知识模拟出计算机流水虚拟机，从微观cpu内部数据流向到宏观汇编程序的编写进行详细的演示与说明，对流水线新技术所提出的一些新的问题的解决方案给出相应的思路。

  3. 所属分类：硬件开发

    • 发布日期：2008-09-02
    • 文件大小：2097152
    • 提供者：buckone

  1. 16位流水式cpu设计

  2. 流水化的cpu模拟器，是体系结构课程设计，主要是设计了流水和飞流水的cpu从非流水改为流水

  3. 所属分类：专业指导

    • 发布日期：2014-04-12
    • 文件大小：36864
    • 提供者：ygdyjliughiu9

  1. 流水cpu设计

  2. 5段流水cpu设计完整源代码，调试运行都通过的

  3. 所属分类：硬件开发

    • 发布日期：2014-04-22
    • 文件大小：1048576
    • 提供者：qq_14851439

  1. 计算机组织结构课程设计-8位无cache五级流水CPU

  2. 计算机组织结构课程设计-8位无cache五级流水CPU

  3. 所属分类：嵌入式

    • 发布日期：2014-11-23
    • 文件大小：1048576
    • 提供者：u010670579

  1. 基于FPGA的MIPS 架构的CPU设计

  2. 设计了一个基于MIPS架构的基本CPU，并能下载到FPGA上。利用所设计的CPU能够执行相应的程序，并能返回正确结果。可以通过在指令中添加空指令的方式来避免指令在流水执行中的数据冲突问题。

  3. 所属分类：硬件开发

    • 发布日期：2014-12-05
    • 文件大小：1048576
    • 提供者：zbtrik

  1. 8位无Cache的5段流水CPU总体设计

  2. 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，可以采用两种方式：（1）利用TEC-CA平台上的16位RAM来存放8位的指令；（2

  3. 所属分类：嵌入式

    • 发布日期：2015-01-29
    • 文件大小：1048576
    • 提供者：u010741201

  1. 8位无Cache的5段流水CPU

  2. 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码，在理解其思想和方法的基础上，将其改造成8位的5级流水无cache的实验CPU，包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现，并在TEC-CA平台上进行仿真测试。为方便起见，后续16位5级流水无cache实验CPU简记为ExpCPU-16，而8位的则记为ExpCPU-8。 对于内存模块的改造，可以采用两种方式：（1）利用TEC-CA平台上的16位RAM来存放8位的指令；（2

  3. 所属分类：嵌入式

    • 发布日期：2015-06-08
    • 文件大小：1048576
    • 提供者：lqq2324

  1. 非流水cpu设计结构

  2. 非流水cpu设计结构

  3. 所属分类：硬件开发

    • 发布日期：2016-09-12
    • 文件大小：392192
    • 提供者：i12344

  1. 32cpu流水线设计pdf

  2. 32cpu流水线设计pdf，分为五级流水。pdf文档

  3. 所属分类：专业指导

    • 发布日期：2009-04-22
    • 文件大小：115712
    • 提供者：cccc147258

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。\n包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。\nQuartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。\n采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：Android

    • 发布日期：2018-04-15
    • 文件大小：3145728
    • 提供者：daziel

  1. 基于Tomasulo算法的32位RISC带Cache的流水线CPU设计

  2. 清华大学电子系微机原理课程设计题目。4人合作完成。 包含CPU的VHDL、Verilog源代码、仿真文件、波形结果、系统框图、实验报告、以及一个简易汇编器的源代码和可执行文件。 Quartus仿真实现了32位RISC微处理器，支持数据处理（包括乘除法），数据传送，子程序调用，中断及跳转。时序仿真主频可达70MHz。 采用Tomasulo算法处理指令流水中的数据相关，并提出了一种对Tomasulo就够的改进。设计了Cache结构提高访存效率。

  3. 所属分类：嵌入式

    • 发布日期：2018-04-20
    • 文件大小：3145728
    • 提供者：x82036970

  1. verlog语言五级MIPS流水CPU

  2. 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。

  3. 所属分类：硬件开发

    • 发布日期：2020-06-24
    • 文件大小：4194304
    • 提供者：Master_Lin_007

  1. 硬件综合设计报告_and_源码_2017218007文华.7z

  2. 合肥工业大学宣城校区2020年《系统硬件综合设计》的报告与项目源代码（含测试数据）。Verilog实现，ModelSim SE 2019.2开发，支持全冒险处理机制的MIPS五段流水CPU，可以跑MIPS-C3的所有50条指令。 https://github.com/25thengineer/HFUT_2020_MIPS_CPU

  3. 所属分类：专业指导

    • 发布日期：2020-09-07
    • 文件大小：7340032
    • 提供者：u25th_engineer
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