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搜索资源列表

  1. 基于FPGA的高精度浮点IIR滤波器设计

  2. 本文详细讨论了利用新版本FPGA 辅助设计软件QuartusII6.0 中提供的浮点运算功能模块实现IIR滤波器的方法,与采用FPGA 的乘法模块的同类设计相比,此滤波器设计结构简单,容易扩展,特别是最终滤波结果与Matlab软件仿真结果比较,精度很高。

  3. 所属分类：硬件开发

    • 发布日期：2009-09-22
    • 文件大小：589824
    • 提供者：xy318575767

  1. 51三字节浮点库包括32个子程序

  2. 1: FSDT 功能:浮点数格式化 2: FADD 功能:浮点数加法 3: FSUB 功能:浮点数减法 4: FMUL 功能:浮点数乘法 5: FDIV 功能:浮点数除法 6: FCLR 功能:浮点数清零 7: FZER 功能:浮点数判零 8: FMOV 功能:浮点数传送 9: FPUS 功能:浮点数压栈 10: FPOP 功能:浮点数出栈 11: FCMP 功能:浮点数代数值比较不影响待比较操作数 12: FABS 功能:浮点绝对值函数 13: FSGN 功能:浮点符号函数 14: FINT

  3. 所属分类：其它

    • 发布日期：2010-04-06
    • 文件大小：292864
    • 提供者：boy_scarecrow

  1. 用硬件描述语言设计浮点乘法器（原码一位乘法)

  2. 用硬件描述语言设计浮点乘法器（原码一位乘法) 课程设计报告。 很全面的

  3. 所属分类：专业指导

    • 发布日期：2010-07-10
    • 文件大小：555008
    • 提供者：l326107675

  1. 浮点运算参考资料，多文件赠送

  2. 《浮点加法、减法运算.pdf》 《浮点乘法、除法运算.pdf》 《浮点运算流水线.pdf》 《浮点运算器实例.pdf》 赠送《蒋小龙 定点乘法器》

  3. 所属分类：其它

    • 发布日期：2011-02-18
    • 文件大小：859136
    • 提供者：jackertja

  1. 高级浮点除法器的fpga实现

  2. 实现浮点数乘法和除法运算，采用硬件描述语言高效的实现了浮点除法运算

  3. 所属分类：其它

    • 发布日期：2011-05-15
    • 文件大小：81920
    • 提供者：sunzhenchao7

  1. 基于VHDL 语言的浮点乘法器的硬件实现

  2. 本文提出了一种基于VHDL 语言的浮点乘法器的硬件实现方法, 就是用VHDL 语言描述设计文件, 用 FPGA 实现浮点乘法, 并在Maxplus2 上进行了模拟仿真, 得到了很好的结果. 该浮点乘法可以实现任意位的乘 法运算.

  3. 所属分类：专业指导

    • 发布日期：2011-08-18
    • 文件大小：181248
    • 提供者：ziziyeli

  1. 浮点计算编程原理、实现与应用

  2. 前言 　第1章　引论 　　1.1　计算有什么用？ 　　　1.1.1　基础科学 　　　1.1.2　应用科学 　　　1.1.3　工程项目 　　　1.1.4　日常生活 　　1.2　超高精度计算有什么用？ 　　1.3　计算编程概述 　　1.4　一些缩写的解释 第1部分　原理与实现：通用仿真库 　第2章　代码概述 　　2.1　基本内容 　　2.2　使用c++？ 　　　2.2.1　c还是c++？ 　　　2.2.2　c++与通用编程 　　2.3　c++代码的设计 　　　2.3.1　使用模板 　　　2.3.2

  3. 所属分类：C++

    • 发布日期：2011-12-06
    • 文件大小：12582912
    • 提供者：xqq524148626

  1. 课程设计报告——用硬件描述语言设计浮点乘法器（原码一位乘法)

  2. 完完整整的课程设计报告——用硬件描述语言设计浮点乘法器（原码一位乘法)，仅去除了作者和指导老师名字

  3. 所属分类：专业指导

    • 发布日期：2015-06-01
    • 文件大小：2097152
    • 提供者：srt060528

  1. FPGA 浮点乘法器源码

  2. verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不包含该IP核的源码，请根据自己的硬件平台，自行生成32bit的定点乘法器IP,然后才能调试本例。如有疑问，请加我QQ:898975448

  3. 所属分类：硬件开发

    • 发布日期：2017-10-23
    • 文件大小：2048
    • 提供者：dqthy

  1. MaliT604 GPU的二维浮点矩阵运算并行优化方法

  2. 基于以三星的Exynos5250处理器为核心的Arndale Board嵌入式开发平台，对集成于处理器上的MaliT604嵌入式GPU的GPGPU（GeneralPurpose computation on GPU）技术进行研究,并对不同运算规模的浮点矩阵乘法进行并行加速优化，提供实际测试结果。

  3. 所属分类：其它

    • 发布日期：2020-07-26
    • 文件大小：108544
    • 提供者：weixin_38597300

  1. Cortex-M3内核浮点型运算的研究与实现

  2. 通过分析CortexM3内核的结构与浮点型格式，充分利用CortexM3内核中的分支预测、单周期乘法、硬件除法等众多功能强大的特性，使用Thumb2指令集实现了单精度浮点型的加、减、乘、除与比较运算，并给出了加减法运算的流程图和除法运算的源程序。

  3. 所属分类：其它

    • 发布日期：2020-07-25
    • 文件大小：70656
    • 提供者：weixin_38709100

  1. 嵌入式系统/ARM技术中的在FPGA上优化实现复数浮点计算

  2. 高性能浮点处理一直与高性能CPU相关联。在过去几年中，GPU也成为功能强大的浮点处理平台，超越了图形，称为GP-GPU(通用图形处理单元)。新创新是在苛刻的应用中实现基于FPGA的浮点处理。本文的重点是FPGA及其浮点性能和设计流程，以及OpenCL的使用，这是高性能浮点计算前沿的编程语言。 　　各种处理平台的GFLOP指标在不断提高，现在，TFLOP/s这一术语已经使用的非常广泛了。但是，在某些平台上，峰值GFLOP/s，即，TFLOP/s表示的器件性能信息有限。它只表示了每秒能够完成的理论

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：356352
    • 提供者：weixin_38693720

  1. Stratus HLS工具在高性能双精度浮点乘法设计中的应用流程

  2. 双精度浮点乘法部件是高性能CPU的核心运算部件之一。描述了使用Cadence Stratus HLS工具设计和实现双精度浮点乘法部件，探索新设计方法学在关键路径延时调整、数据路径优化以及低功耗优化等问题的解决方法，并探讨如何将新的设计流程结合到原有项目开发中等问题。最终，高阶综合设计的RTL，在28 nm工艺下综合实现频率为2.5 GHz、面积为28 211 μm2，基本满足高性能微处理器的开发要求，增强了在项目中更加广泛地使用新设计方法学的信心。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：488448
    • 提供者：weixin_38571603

  1. 浅谈Cortex-M3内核浮点型运算的研究与实现

  2. 摘要：通过分析Cortex-M3内核的结构与浮点型格式，充分利用Cortex-M3内核中的分支预测、单周期乘法、硬件除法等众多功能强大的特性，使用Thumb-2指令集实现了单精度浮点型的加、减、乘、除与比较运算，并给出了加减法运算的流程图和除法运算的源程序。 　　引言 　　在一些较为复杂的运算中，经常需要处理取值范围大、精度高的浮点型数据。但一般的低端嵌入式内核中没有浮点型硬件运算器，因此处理语音信号等数据比较困难。本文提出了一种基于Cortex-M3内核的浮点型运算的处理方法。 　　1 Thu

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：184320
    • 提供者：weixin_38711369

  1. 解决JS中乘法的浮点错误的方法

  2. 本篇文章主要介绍了解决JS中乘法的浮点错误的方法。需要的朋友可以过来参考下，希望对大家有所帮助

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：43008
    • 提供者：weixin_38505158

  1. Cortex-M3内核浮点型运算的研究与实现

  2. 通过分析Cortex-M3内核的结构与浮点型格式，充分利用Cortex-M3内核中的分支预测、单周期乘法、硬件除法等众多功能强大的特性，使用Thumb-2指令集实现了单精度浮点型的加、减、乘、除与比较运算，并给出了加减法运算的流程图和除法运算的源程序。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：169984
    • 提供者：weixin_38528517

  1. EDA/PLD中的基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了进一步

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：312320
    • 提供者：weixin_38740201

  1. 解决JS中乘法的浮点错误的方法

  2. JS里做小数的乘法运算时会出现浮点错误，具体可以测试一下：  [removed] alert(11*22.9) [removed] 结果是251.89999999999998 而不是251.9  这个问题想必有很多人为之头痛。那么如何解决呢？在此给出解决办法。 1、 代码如下:[removed] alert(11*(22.9*10)/10)； [removed]    解决问题的大概思路就是，先把因数放大为整数，最后再除以相应的倍数，这样就能得到正确的结果了。  2、 代码如下:[r

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：38912
    • 提供者：weixin_38747444

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：162816
    • 提供者：weixin_38645373

  1. 32位单浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：191488
    • 提供者：weixin_38608866
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