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  1. 32位浮点加法器源代码

  2. 32位浮点加法器VHDL源代码部分，双精度

  3. 所属分类：C/C++

    • 发布日期：2011-07-15
    • 文件大小：18432
    • 提供者：jacking999

  1. 32位浮点加法器 verilog

  2. 32位浮点加法器 verilog代码 无仿真 可用 很好用 欢迎使用

  3. 所属分类：其它

    • 发布日期：2012-10-29
    • 文件大小：3072
    • 提供者：jinshucan1

  1. 浮点加法器

  2. 浮点加法器，基于FPGA浮点加法器的设计，是全英文的，有能力或者有兴趣的可以去看看

  3. 所属分类：C/C++

    • 发布日期：2013-11-16
    • 文件大小：209920
    • 提供者：u012854915

  1. FPGA 浮点乘法器源码

  2. verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算，里面调用了一个xilinx的定点乘法器IP核，因不同的FPGA芯片其定点乘法器IP核可能不同，所以本例子不包含该IP核的源码，请根据自己的硬件平台，自行生成32bit的定点乘法器IP,然后才能调试本例。如有疑问，请加我QQ:898975448

  3. 所属分类：硬件开发

    • 发布日期：2017-10-23
    • 文件大小：2048
    • 提供者：dqthy

  1. 32位IEEE-754浮点加法器设计

  2. 完整的32位浮点加法器设计DESIGN OF SINGLE PRECISION FLOAT ADDER (32-BIT NUMBERS) ACCORDING TO IEEE 754 STANDARD USING VHDL

  3. 所属分类：硬件开发

    • 发布日期：2018-08-25
    • 文件大小：3145728
    • 提供者：wuyuehang1990

  1. 高速深流水线浮点加法单元的设计

  2. 在X87执行环境下，采用基于Two-Path算法的并行深度流水线优化算法，设计了一种能够实现符合IEEE-754标准的单精度、双精度和扩展双精度及整型数据且舍入模式可控的高速浮点加法器。采用并行深度流水设计，经验证，功能满足设计要求，使用TSMC 65 nm工艺库进行综合，其工作频率可达900 MHz。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：95232
    • 提供者：weixin_38684633

  1. 单精度浮点加法器的FPGA实现

  2. 在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：67584
    • 提供者：weixin_38633576

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：416768
    • 提供者：weixin_38546817

  1. 高速流水线浮点加法器的FPGA实现

  2. 多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算的FPGA实现方法很有必要。

  3. 所属分类：其它

    • 发布日期：2020-08-11
    • 文件大小：187392
    • 提供者：weixin_38504687

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：419840
    • 提供者：weixin_38699492

  1. DSP中的Altera: FPGA集成硬核浮点DSP

  2. 1 FPGA浮点运算推陈出新　　以往FPGA在进行浮点运算时，为符合IEEE 754标准，每次运算都需要去归一化和归一化步骤，导致了极大的性能瓶颈。因为这些归一化和去归一化步骤一般通过FPGA中的大规模桶形移位寄存器实现，需要大量的逻辑和布线资源。通常一个单精度浮点加法器需要500个查找表(LUT)，单精度浮点要占用30%的LUT，指数和自然对数等更复杂的数学函数需要大约1000个LUT。因此随着DSP算法越来越复杂，FPGA性能会明显劣化，对占用80%～90%逻辑资源的FPGA会造成严重的布线

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：95232
    • 提供者：weixin_38721252

  1. 高速深流水线浮点加法单元的设计

  2. 在X87执行环境下，采用基于Two-Path算法的并行深度流水线优化算法，设计了一种能够实现符合IEEE-754标准的单精度、双精度和扩展双精度及整型数据且舍入模式可控的高速浮点加法器。采用并行深度流水设计，经验证，功能满足设计要求，使用TSMC 65 nm工艺库进行综合，其工作频率可达900 MHz。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：305152
    • 提供者：weixin_38502183

  1. EDA/PLD中的基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了进一步

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：312320
    • 提供者：weixin_38740201

  1. EDA/PLD中的高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中最重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：203776
    • 提供者：weixin_38749863

  1. 嵌入式系统/ARM技术中的一款32位嵌入式CPU的定点加法器设计

  2. 摘要：根据一块32位嵌入式CPU的400MHz主频的要求，结合该CPU五级流水线结构，并借鉴各种算法成熟的加法器，提出了一种电路设计简单、速度快、功耗低、版图面积小的32位改进定点加法器的设计方案，为后续浮点加法器的设计提供了很好的铺垫。 关键词：借鉴 改进 定点 加法器从CPU的指令执行频率上看，算术逻辑单元、程序计数器、协处理器是CPU中使用频率最多的模块，而加法器正是这些模块的核心部件，几乎所有的关键路径都与之有关，因而设计一种通用于这些模块的加法器是整个CPU设计中关键的一步。为此

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：83968
    • 提供者：weixin_38680764

  1. EDA/PLD中的浮点LMS算法的FPGA实现

  2. 引言 　　LMS(最小均方)算法因其收敛速度快及算法实现简单等特点在自适应滤波器、自适应天线阵技术等领域得到了十分广泛的应用。为了发挥算法的最佳性能，必须采用具有大动态范围及运算精度的浮点运算，而浮点运算的运算步骤远比定点运算繁琐，运算速度慢且所需硬件资源大大增加，因此基于浮点运算的LMS算法的硬件实现一直以来是学者们研究的难点和热点。 　　文献[1]提出了一种适合于FPGA(现场可编程门阵列)实现的自定义24位浮点格式和一种高效结构的多输入FPA(浮点加法器)，这种结构的多输入FPA与传

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：87040
    • 提供者：weixin_38749305

  1. 改进的Goldschmidt双精度浮点除法器

  2. 针对嵌入式处理器对面积要求极为苛刻的特点，提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。 改进的除法算法的计算过程分为两个阶段，第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax 二次多项式逼近，一次多项式逼近会获得一个更小的查找表（LUT）以及在部分积累加过程中获得更少的计算量。 在第二阶段，采用基于硬件复用的方法实现两次Goldschmidt迭代，使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：677888
    • 提供者：weixin_38746926

  1. 浮点LMS算法的FPGA实现

  2. 引言 　　LMS(均方)算法因其收敛速度快及算法实现简单等特点在自适应滤波器、自适应天线阵技术等领域得到了十分广泛的应用。为了发挥算法的性能，必须采用具有大动态范围及运算精度的浮点运算，而浮点运算的运算步骤远比定点运算繁琐，运算速度慢且所需硬件资源大大增加，因此基于浮点运算的LMS算法的硬件实现一直以来是学者们研究的难点和热点。 　　文献[1]提出了一种适合于FPGA(现场可编程门阵列)实现的自定义24位浮点格式和一种高效结构的多输入FPA(浮点加法器)，这种结构的多输入FPA与传统的级联

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：86016
    • 提供者：weixin_38655496

  1. 高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：195584
    • 提供者：weixin_38710557

  1. 基于FPGA的高速流水线浮点乘法器设计

  2. 摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。 　　1 引言 　　在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行乘法的周期息息相关。因此，为了进一步提高

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：435200
    • 提供者：weixin_38747906
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