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  1. CMOS锁相环和延迟锁相设计与研究(北大硕士论文).

  2. 锁相环作为现代时钟电路的重要组成部分，已经成为超大规模集成电路中必不可少的一个模块，几乎所有的数字集成电路中都采用锁相时钟产生电路来提供片内高速时钟。随着SoC技术的出现，作为IP建库的重要内容，对锁相环电路的研究和设计也具有了更加重要的意义。 本文首先简要介绍了锁相技术的历史和发展，及其现状与研究方向。第二章中对锁相环的原理和各种特性进行了详细的介绍，主要包括相位/频率响应、稳定性和噪声特性等方面的分析。第三章给出了各种典型的锁相环子模块电路和系统结构，重点介绍了鉴频鉴相器、电荷泵和压控振荡

  3. 所属分类：电信

    • 发布日期：2011-05-18
    • 文件大小：1048576
    • 提供者：robertqi

  1. 锁相环设计应用与仿真

  2. 锁相环PFD，电荷泵，高阶环路滤波器以及压控振荡器和分频器的原理和设计

  3. 所属分类：硬件开发

    • 发布日期：2018-04-14
    • 文件大小：18874368
    • 提供者：qq_28045181

  1. 电荷泵锁相环的压控振荡器设计

  2. 电荷泵锁相环的压控振荡器设计-----还可以

  3. 所属分类：专业指导

    • 发布日期：2011-08-18
    • 文件大小：2097152
    • 提供者：ctltabc

  1. 一种低噪声亚采样锁相环的设计

  2. 介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍，从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下，压控振荡器采用NMOSPMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成，在1.8 V的供电电压下，锁相环功耗为7.2 mW。在偏移载波频率200 kHz处，环路的带内噪声为-1

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：656384
    • 提供者：weixin_38678773

  1. 元器件应用中的PLL回路滤波器设计的调整指南

  2. 假设您已经通过迭代信息传递相位边限和回路带宽在锁相环（PLL）上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？ 　　伽马优化参数 　　伽马是一个数值大于零的变量。当伽马等于1时，相位边限在回路频处会达到最大值（图1）。很多回路滤波器设计方法把伽马值设为1，这是个很好的起点，但还有进一步优化的空间。 　　图1：伽马等于1时的波德图 　　伽马能够有效用于优化带内相位噪

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：146432
    • 提供者：weixin_38670420

  1. 基于高电压电荷泵的PLL频率合成器设计

  2. 锁相环（PLL）频率合成器中的电荷泵电压用于控制VCO的振荡频率。大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的。ADI公司推出带高电压电荷泵的PLL频率合成器ADF4113HV.该频率合成器专门为那些需要宽频率调谐范围和高调谐电压（15 V）的压控振荡器（VCO）的应用而设计的。ADI公司高级应用工程师陈红说，该频率合成器采用0.6mm BiCMOS工艺制造，并在该工艺中增加了一些额外的步骤而实现16.5V的电荷泵电压。 　　ADF4

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：84992
    • 提供者：weixin_38677808

  1. 模拟技术中的改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：322560
    • 提供者：weixin_38673909

  1. 模拟技术中的基于CSMC工艺的零延时缓冲器的PLL设计

  2. 1 引言 　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小时钟信号在传输过程中受杂散分布的电容电感的影响，避免产生信号畸变、漂移等严重影 响电路随时钟精确工作的现象。PFD 比较两个分频器的信号，产生误差信号对电荷泵进行充放电，电荷 泵产生的模拟信号经过环路滤波器后调节VCO 频率。VCO 输出后的分频器的分频系数与预分频系数相 等，目的是

  3. 所属分类：其它

    • 发布日期：2020-11-06
    • 文件大小：207872
    • 提供者：weixin_38742656

  1. 电子测量中的用于零延迟缓冲器的PLL设计

  2. 摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm。 　　1 引言 　　随着半导体技术的不断发展，很容易实现复杂的数字和混合信号集成在一个芯片上，这对于驱动整 个电路工作时钟信号提出了越来越高的要求，

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：212992
    • 提供者：weixin_38731553

  1. 模拟技术中的基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：227328
    • 提供者：weixin_38589774

  1. 模拟技术中的三阶电荷泵锁相环系统级设计与仿真验证

  2. 摘   要：本文采用锁相环开环传输函数波特图对三阶电荷泵锁相环进行了系统级设计，并且对相位裕度与建立时间，稳定性与环路带宽这两对矛盾进行了权衡。然后在SIMULINK中建立了包含电荷泵锁相环离散时间特性和非线性本质的行为模型，并进行了仿真验证。 关键词：电荷泵锁相环； 时钟合成器；  波特图；  行为模型 引言    锁相环是现代通信系统中的关键模块，通常集成在系统芯片上，其主要应用领域为：数据通信中的时钟与数据恢复、无线通信中的频率合成器、微处理器中的时钟合成与同步等。电荷泵锁相环是当

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：148480
    • 提供者：weixin_38627521

  1. 基于高电压电荷泵的PLL频率合成器设计

  2. 锁相环（PLL）频率合成器中的电荷泵电压用于控制VCO的振荡频率。大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的。ADI公司推出带高电压电荷泵的PLL频率合成器ADF4113HV.该频率合成器专门为那些需要宽频率调谐范围和高调谐电压（15 V）的压控振荡器（VCO）的应用而设计的。ADI公司应用工程师陈红说，该频率合成器采用0.6mm BiCMOS工艺制造，并在该工艺中增加了一些额外的步骤而实现16.5V的电荷泵电压。 　　ADF411

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：77824
    • 提供者：weixin_38729269

  1. 用于零延迟缓冲器的PLL设计

  2. 摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm。 　　1 引言 　　随着半导体技术的不断发展，很容易实现复杂的数字和混合信号集成在一个芯片上，这对于驱动整 个电路工作时钟信号提出了越来越高的要求，

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：271360
    • 提供者：weixin_38691641

  1. 基于一种实现快速锁定的锁相环的研究

  2. 摘要：本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计，在0.6μm标准CMOS工艺、3.3V工作电压下，使用应用广泛的高速鉴频鉴相器(TSPC)结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的1/2。 　　1 引言 　　锁相环（PLL）是模拟电路中的一个重要模块，本文研究的是广泛使用的电荷泵型锁相环（CPPLL）。锁相环电路通过比较参考输入和输出反馈信号的频率/相位，并将

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：274432
    • 提供者：weixin_38633083

  1. 基于CSMC工艺的零延时缓冲器的PLL设计

  2. 1 引言 　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器(PFD)、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小时钟信号在传输过程中受杂散分布的电容电感的影响，避免产生信号畸变、漂移等严重影 响电路随时钟工作的现象。PFD 比较两个分频器的信号，产生误差信号对电荷泵进行充放电，电荷 泵产生的模拟信号经过环路滤波器后调节VCO 频率。VCO 输出后的分频器的分频系数与预分频系数相 等，目的是使输

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：271360
    • 提供者：weixin_38607026

  1. 改进型CMOS电荷泵锁相环电路的应用设计

  2. 导读：本文首先介绍了锁相环系统的工作原理，其次重点分析了传统电荷泵电路存在的一些不理想因素，并在此基础上，提出了一种改进型的电荷泵电路，减小了锁相环的相位误差。此外，通过设计倍频控制模块，扩大了锁相环的锁频范围。 　　本文设计了一种宽频率范围的CMOS锁相环（PLL）电路，通过提高电荷泵电路的电流镜镜像精度和增加开关噪声抵消电路，有效地改善了传统电路中由于电流失配、电荷共享、时钟馈通等导致的相位偏差问题。 　　设计了一种倍频控制单元，通过编程锁频倍数和压控振荡器延迟单元的跨导，有效扩展了锁相

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：727040
    • 提供者：weixin_38728555

  1. PLL回路滤波器设计的调整指南

  2. 假设您已经通过迭代信息传递相位边限和回路带宽在锁相环（PLL）上花费了一些时间。但遗憾地是，还是无法在相位噪声、杂散和锁定时间之间达成良好的平衡。感到泄气？想要放弃？等一下！你是否试过伽马优化参数？ 　　伽马优化参数 　　伽马是一个数值大于零的变量。当伽马等于1时，相位边限在回路频处会达到值（图1）。很多回路滤波器设计方法把伽马值设为1，这是个很好的起点，但还有进一步优化的空间。 　　图1：伽马等于1时的波德图 　　伽马能够有效用于优化带内相位噪声，

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：126976
    • 提供者：weixin_38689824

  1. 2.56 GHz低抖动CMOS集成锁相环的设计

  2. 设计了一种基于TowerJazz 180 nm CMOS工艺的低抖动集成锁相环芯片。分别从鉴频鉴相器（PFD）、电荷泵（CP）、压控振荡器（VCO）、环路滤波器（LPF）等多个环路模块分析介绍了减小输出时钟抖动的方法和具体电路实现。采用Cadence仿真软件对整个电路进行仿真，后仿真结果表明该锁相环芯片性能指标良好：工作电压1.8 V，调频范围为1.24~2.95 GHz，输出时钟中心频率为2.56 GHz，锁定时间小于2 μs，相位抖动约为1.7 ps。

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：2097152
    • 提供者：weixin_38686860