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搜索资源列表

  1. 基带信号中同步提取的几种方法

  2. 任何数字通信设备要能正常工作， 一般都离不开定时提取电路。定时电路输出连续而准确的位同步信号，即取样脉冲。例如，在相干解调的中，通常要用取样脉冲对解调后的基带信号进行取样。然后进行电平判决．以削除噪声及传输畸变带来的影响，还原出整齐规则的码元脉冲波形。如果位同步发生相位抖动或错位， 就会降低通信设备的抗干扰性能，甚至造成误码。

  3. 所属分类：专业指导

    • 发布日期：2010-06-12
    • 文件大小：162816
    • 提供者：MFXSTUDENT

  1. COFDM系统仿真及其同步技术分析

  2. 一个完整的OFDM系统原理如图1所示。OFDM的基本思想是将串行数据，并行地调制在多个正交的子载波上，这样可以降低每个子载波的码元速率，增大码元的符号周期，提高系统的抗衰落和干扰能力，同时由于每个子载波的正交性，大大提高了频谱的利用率，所以非常适合移动场合中的高速传输。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-11
    • 文件大小：824320
    • 提供者：lrsszhu

  1. 利用CPLD进行位同步提取

  2. 使用锁相环同步的方法来实现位同步时钟信号提取，主要由过零提取、鉴相器、脉冲形成、脉冲加减控制和分频器几个部分组成。输入的非归零二进制码元经过零提取后送入鉴相器，鉴相器对过零提取后的输出码元q1的相位与位同步提取后输出信号clkout的相位进行比较，当位同步提取输出信号clkout的相位超前时输出一个减脉冲信号dec，滞后时输出一个加脉冲信号inc，然后送入脉冲加减控制器，脉冲加减控制器根据鉴相器的输出信号inc和dec来控制对输入的两路时钟脉冲信号p1和p2的打开与关闭，p1和p2是由脉冲形成

  3. 所属分类：专业指导

    • 发布日期：2010-08-11
    • 文件大小：250880
    • 提供者：fan66fan

  1. BPSK科斯塔斯环载波同步MATLAB仿真

  2. 发送载波10M，码元速率1M。初始载波频偏50KHZ。感兴趣的朋友可以加噪声，加脉冲成型滤波

  3. 所属分类：其它

    • 发布日期：2011-01-16
    • 文件大小：65536
    • 提供者：m0400220334

  1. QPSK松尾环载波同步MATLAB仿真

  2. 发送载波10M，码元速率1M。初始载波频偏50KHZ。感兴趣的朋友可以加噪声，加脉冲成型滤波。

  3. 所属分类：其它

    • 发布日期：2011-01-16
    • 文件大小：72704
    • 提供者：m0400220334

  1. MATLAB码元同步仿真

  2. 在MATLAB环境下进行的码元同步仿真，涉及到差值滤波器的设计以及GARDNER算法

  3. 所属分类：其它

    • 发布日期：2011-01-16
    • 文件大小：122880
    • 提供者：m0400220334

  1. 锁相环提取位同步信号

  2. 本文提供了一种详细的方法和流程来提取通信码元信号的位同步信号

  3. 所属分类：其它

    • 发布日期：2011-11-04
    • 文件大小：472064
    • 提供者：liyunze16

  1. 基于FPGA的新型位同步时钟提取方案

  2. 此方案相比于传统的数字锁相环来说能够准确、快速的提取高速串行数据的同步时钟，即使输入码元有毛刺，也具有很好的时钟恢复调整功能

  3. 所属分类：硬件开发

    • 发布日期：2012-03-24
    • 文件大小：2097152
    • 提供者：youngeste

  1. 载波同步和定时同步

  2. Carrier Recovery and Timing Recovery，描述如何实现PSK解调的载波同步和码元定时同步算法。

  3. 所属分类：电信

    • 发布日期：2016-07-17
    • 文件大小：813056
    • 提供者：superheroxiamen

  1. BPSK调制解调 科斯塔斯环载波同步 加纳算法码元同步 Matlab .m文件

  2. BPSK信号调制解调，Matlab .m文件实现，涉及：BPSK信号调制（带噪声）、加纳算法码元同步、科斯塔斯环载波同步。信号采样率32M，码元速率500K，载波8M

  3. 所属分类：其它

    • 发布日期：2018-03-07
    • 文件大小：2048
    • 提供者：comehere231

  1. QPSK调制解调 科斯塔斯环载波同步 加纳算法码元同步 Matlab .m文件

  2. 涉及：QPSK信号调制（带噪声）、解调、加纳算法码元同步、科斯塔斯环载波同步。信号采样率32M 星座图显示 眼图显示

  3. 所属分类：其它

    • 发布日期：2018-03-29
    • 文件大小：2048
    • 提供者：comehere231

  1. 8PSK调制解调 科斯塔斯环载波同步 加纳算法码元同步 Matlab .m文件

  2. 涉及：8PSK信号调制（带噪声）、解调、加纳算法码元同步、科斯塔斯环载波同步。信号采样率32M，

  3. 所属分类：其它

    • 发布日期：2018-03-29
    • 文件大小：2048
    • 提供者：comehere231

  1. 帧同步系统的工作原理及如何基于FPGA实现其设计

  2. 数字通信时，一般以一定数目的码元组成一个个“字”或“句”，即组成一个个“帧”进行传输，因此帧同步信号的频率很容易由位同步信号经分频得出，但每个帧的开头和末尾时刻却无法由分频器的输出决定。

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：295936
    • 提供者：weixin_38545463

  1. 基于ADS的接收机码元同步算法实现方案

  2. 本文简要介绍了在ADS仿真器中，设计一个16QAM接收机的码元同步模块，以消除恢复时钟偏差和I、Q两路信号的不同步引起的码元抖动的问题。并针对16QAM这种调制方式，提出了改进的误差提取算法。仿真显示可以满足不同速率下的接收机要求。

  3. 所属分类：其它

    • 发布日期：2020-08-05
    • 文件大小：75776
    • 提供者：weixin_38547397

  1. 基于CPLD的位同步时钟提取电路设计

  2. 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：123904
    • 提供者：weixin_38514501

  1. 嵌入式系统/ARM技术中的分析基于单片机的数字通信系统位同步提取

  2. 通信系统都包括一个发射器（TX）、一个接收器（RX）和传输介质。TX和RX使兼容于传输介质的信息信号得以传输，其中可能涉及到调制。一些系统采用某种形式的编码来提高可靠性。将本文中讨论的信息视为不归零（NRZ）二进制数据。而传输介质可能是诸如非屏蔽双绞线（UTP）或同轴电缆那样的铜电缆，光缆，或者是用于无线通信的无障空间。在所有情况下，信号都将被介质极大地削弱并叠加上噪声。噪声（而非衰减）通常决定着一种通讯介质是否可靠。 　　在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：252928
    • 提供者：weixin_38700790

  1. 基于CPLD的位同步时钟提取电路设计

  2. 本位同步时钟提取方案已在CPLD器件上进行了仿真实现，通过以上的分析可知，本位同步时钟的提取方案具有结构简单、节省硬件资源、同步建立时间短等优点，在输入信号有一次跳变后，系统出现连“1”连“0”，或信号中断时，此系统仍然能够输出位同步时钟脉冲，此后，只要输入信号恢复并产生新的跳变沿，系统仍可以调整此位同步时钟脉冲输出而重新同步，此系统中输入的时钟信号频率相对码元速率越高，同步时钟的位置就越精确，而当输入码元速率改变时，只要改变本系统中的N值系统就可重新正常工作。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：120832
    • 提供者：weixin_38734993

  1. 通信与网络中的基于ADS的接收机码元同步算法实现方案

  2. 0 引言 　　在数字接收机中，为了在抽样判决时刻准确判决发送过来的码元，需要提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致（即接收、发送双方必须同步，具有相同的主频率），同时在最佳判决时刻对接收码元进行抽样判决。这样的定时脉冲序列称为码元同步。 　　16QAM（Quadrature Amplitude Modulation）接收机要完成16QAM信号的解调首先要完成码元同步，再通过随后的均衡、载波恢复等模块完成信号的解调。因此码元同步算法的实现

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：504832
    • 提供者：weixin_38676216

  1. EDA/PLD中的基于CPLD的位同步时钟提取电路设计

  2. 引言 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。 本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在CPLD上实现。 位同步时钟的提取原理 本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：105472
    • 提供者：weixin_38635682

  1. 基于ADS的接收机码元同步算法实现方案

  2. 0 引言 　　在数字接收机中，为了在抽样判决时刻准确判决发送过来的码元，需要提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列一致（即接收、发送双方必须同步，具有相同的主频率），同时在判决时刻对接收码元进行抽样判决。这样的定时脉冲序列称为码元同步。 　　16QAM（Quadrature Amplitude Modulation）接收机要完成16QAM信号的解调首先要完成码元同步，再通过随后的均衡、载波恢复等模块完成信号的解调。因此码元同步算法的实现是至

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：464896
    • 提供者：weixin_38696336
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