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  1. 学会VHDL电子设计流程 4位乘法器的设计

  2. 一、实训目的 1学会LOOP语句的使用 2熟悉库及程序包的内容 二、实训原理 四位二进制乘法采用移位相加的方法。即用乘数的各位数码，从高位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次得到的部分积左移一位并与第二次得到的部分积相加，将加得的和左移一位再与第三次得到的部分积相加，再将相加的结果左移一位与第四次得到的部分积相加，直到所的部分积都被加过一次

  3. 所属分类：专业指导

    • 发布日期：2009-11-03
    • 文件大小：22528
    • 提供者：zhangyuegen

  1. 移位相加8位硬件乘法器的 VHDL实现

  2. 移位相加8位硬件乘法器的 VHDL代码实现

  3. 所属分类：其它

    • 发布日期：2009-12-01
    • 文件大小：235520
    • 提供者：flygeniuslx

  1. Verilog_HDL教程

  2. 第1章 EDA技术综述 1 本章内容简介 1 1.1 引言 1 1.2 EDA技术及其发展 2 1.3 设计方法与设计技术 3 1.3.1 Top-down设计 3 1.3.2 Bottom-up设计 5 1.3.3 IP复用技术与SOC 5 1.4 EDA设计的实现 6 1.5 硬件描述语言 7 思考与练习 9 第2章 EDA设计软件与设计流程 10 本章内容简介 10 2.1 EDA软件工具概述 10 2.1.1 集成的CPLD/FPGA开发工具 10 2.1.2 输入工具（Design

  3. 所属分类：嵌入式

    • 发布日期：2009-12-21
    • 文件大小：4194304
    • 提供者：yanlihui13579

  1. 8位乘法器的毕业设计

  2. 本课题的设计来源是基于标准硬件描述语言（Very High Speed Integrated Circuit Hardware Descr iption Language,VHDL）及MAX + Plus II(Multiple Array Matrix Programmable Logic User System)软件开发工具的进行模拟仿真的8位乘法器，用于实现8位移位相加乘法器的乘法运算功能。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-16
    • 文件大小：202752
    • 提供者：wuxiaodong1

  1. 移位相加8位硬件乘法器的 VHDL代码及实现

  2. 移位相加8位硬件乘法器的 VHDL代码及实现，内含完整代码波形文件等。

  3. 所属分类：其它

    • 发布日期：2010-05-30
    • 文件大小：235520
    • 提供者：jx7758158

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. verilog 用LCD显示的乘法器

  2. 锁存（按键控制），乘法器（移位相加），LCD显示模块。拨码开关控制输入数据，key1和key2键进行输入锁存，key1键锁存数据data1，key2键锁存数据data2，等待执行乘法运算，key3键实现乘法的开始运算，结果锁存到数据result

  3. 所属分类：其它

    • 发布日期：2010-07-12
    • 文件大小：87040
    • 提供者：yyz2010

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. 移位相加实现乘法

  2. 移位相加实现乘法,简单容易懂

  3. 所属分类：C/C++

    • 发布日期：2008-04-11
    • 文件大小：24576
    • 提供者：lngd1010

  1. 移位相加实现乘法

  2. 移位相加实现乘法,是很好的代码程序

  3. 所属分类：其它

    • 发布日期：2008-04-11
    • 文件大小：2048
    • 提供者：lngd1010

  1. 8位verilog乘法器

  2. 8位verilog乘法器，简单易懂，采用移位相加的方法写成！

  3. 所属分类：硬件开发

    • 发布日期：2011-10-27
    • 文件大小：1024
    • 提供者：samgreen008

  1. 移位相加型8位乘法器

  2. 采用Verilog语言设计的移位相加型8位硬件乘法器小论文

  3. 所属分类：专业指导

    • 发布日期：2012-11-23
    • 文件大小：159744
    • 提供者：xiuwen911

  1. 移位相加8位硬件乘法器电路设计

  2. 学习移位相加 8 位硬件乘法器电路设计；VHDL

  3. 所属分类：硬件开发

    • 发布日期：2012-12-27
    • 文件大小：208896
    • 提供者：mumiantiantang_

  1. 基于veillog语言的移位相加乘法器

  2. 基于veillog的移位相加乘法器，有左移，右移，求和，控制构成

  3. 所属分类：嵌入式

    • 发布日期：2014-12-25
    • 文件大小：1048576
    • 提供者：qq_24818415

  1. 移位相加乘法器的verilog HDL设计代码

  2. 从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加。直至被乘数的最高位。

  3. 所属分类：硬件开发

    • 发布日期：2018-05-15
    • 文件大小：485
    • 提供者：reborn_lee

  1. 反相加法器电路与原理

  2. 加法器是为了实现加法的。即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：190464
    • 提供者：weixin_38655561

  1. 反相加法器原理图与电路图

  2. 一、什么是加法器加法器是为了实现加法的。即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 对于1位的二进制加法，相关的有五个的量：1，被加数A，2，被加数B，3，前一位的进位CIN，4，此位二数相加的和S，5，此位二数相加产生的进位COUT。前三个量为输入量，后两个量为输出量，五个量均为1位。对于32位的二进制加法，相关的也有五个量：1，被加数

  3. 所属分类：其它

    • 发布日期：2020-07-14
    • 文件大小：165888
    • 提供者：weixin_38706100

  1. 同相加法器电路原理与同相加法器计算

  2. 在电子学中，加法器是一种数位电路，其可进行数字的加法计算。加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 　　对于加法器为什么大家都选用反相加法器，而不用同相加法器呢？ 　　基本原因是： 　　同相加法器输入阻抗高，输出阻抗低 反相加法器输入阻抗低，输出阻抗高 　　当选用同相加法器时，如A输入信号时

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：110592
    • 提供者：weixin_38557095

  1. 同相加法器电路原理与同相加法器计算

  2. 在电子学中，加法器是一种数位电路，其可进行数字的加法计算。加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 　　对于加法器为什么大家都选用反相加法器，而不用同相加法器呢？ 　　基本原因是： 　　同相加法器输入阻抗高，输出阻抗低 反相加法器输入阻抗低，输出阻抗高 　　当选用同相加法器时，如A输入信号时

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：125952
    • 提供者：weixin_38621441

  1. 反相加法器原理图与电路图

  2. 一、什么是加法器 　　加法器是为了实现加法的。 　　即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 　　 　　对于1位的二进制加法，相关的有五个的量：1，被加数A，2，被加数B，3，前一位的进位CIN，4，此位二数相加的和S，5，此位二数相加产生的进位COUT。前三个量为输入量，后两个量为输出量，五个量均为1位。 　　对于3

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：164864
    • 提供者：weixin_38660069
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